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標題:
關於雙保護環(double guard rings)煩請高手解答
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作者:
aslf
時間:
2008-5-6 08:12 PM
標題:
關於雙保護環(double guard rings)煩請高手解答
我目前在青輔會受訓非本科或相關科系學生,日前去面試時被問倒了...面試官問我一個問題要圍雙 guard ring 的用意在哪裡?假設一個Pmos已經圍了一層N GUARD RING那外面一層要圍N還是P GUARD RING？假設是圍ｐGUARD RING 那工作原理是什麼?＞＞＞這題應該是我不夠努力∼所以我回答不出來,我只知道單層的GUARD RING
5 B7 q2 o8 O) Y, ^3 Q4 `: p
以及放DUMMY的用意是什麼？我的回答是：防止過度蝕刻,當做備品用 但是面試官一直問我還有呢？還有呢？然後跟我說：你準備的不夠....但是我查了一些資料,大部分都是說這些,難道還有其他功用嗎？希望高手能幫幫忙,謝謝
作者:
trustrain
時間:
2008-5-7 07:59 AM
我不常畫layout，就我知到來講...
+ c2 T( ~, J* o, w2 C6 D9 O
DUMMY最常用功用就是你說的那樣，或是用來match(Pmos接GND，Nmos接VDD)
) c+ Z6 W2 V5 k e$ u* r G
GuardRing主要作用防止雜訊干擾、latch up(圍上後newll及psubstrate上的阻值會變小)
) a; K; j7 v5 Z! X- K! L! a
第二圈的話就選與第一圈相對的type...主要好像也是防止雜訊干擾
: c! E H6 F% ]) p7 m! [4 |4 [( |$ K
因為畫了第二圈，此區MOS與另外一區MOS間的距離增加，干擾就會較少
作者:
Luby
時間:
2008-5-7 11:45 PM
我在之前的公司有lay過double guard rings,內圍是用PTHIN guard rings,外圍是用
% j7 H8 C$ N( x% ~4 C, v7 S
Nwell+NTHIN(甜甜圈結構).主要就是用來防止noise,那時是圍在Oscillator外圍.
" [: g! j- H' q% n
) t) E3 A: T& P, x6 f
Dummy的話,不知道你指的是那部份?? 引述一篇paper " SmartExtract:Accurate Capacitance
+ C1 W4 [' Z% I1 g( C: C1 P
Extraction for SOC", 這裡提到的dummy是指layout完成後,在每層layer空曠處,補上同一layer
/ R# v) f3 C4 V$ ~2 t/ U% F [
dummy, 為的是在CMP process時,有較佳的均勻性:
6 \& n( e' ]# W. e7 J) p) b3 ^4 ~6 E
Dummy(or fill) metal is introduced in the interconnect process flow to enable uniform
& i" ^: B9 l9 T7 G
thickness control in the CMP process. Dummy metal needs to be treated as floating metal
' m5 m( g7 \# t. T- d
unless it is intentionally connected to a constant potential. Floating dummy metal
2 g/ A; t5 y3 R' Q
essentially acts as a capacitance divider.
1 N" V5 N# c! K9 x1 c8 ?% ^
另外有一種dummy, 之前我在做analog layout時,會在需做match的mos旁,故意lay半顆或整顆
! u8 \8 O+ X# }
mos,除了你寫的那些原因,我想是因為實體mos的邊緣不見得是像layout般的四方形(what you draw is not what you get),可能是梯形或不規則多邊形,製程上很難做到如此完美,所以為了確保
/ e: C4 D& e2 i; I8 }
主要的mos的完整性及對稱性,在mos旁再多加dummy mos(不要讓主要mos成為最邊緣的部
" M+ j: Z* X! P; R( I/ _. ]
份).以上是我自己的想法,歡迎各位先進指教
作者:
arthur03226
時間:
2008-5-14 10:45 AM
會加double guardring應該是要防止latch up 發生。
5 e8 y0 Y0 A. G% K- a% o
一般會加再whole chip OR 敏感線路的外圍，
' @* Z5 d% H. Y3 q
至於您提問的問題Pmos已有一圈N那如果造再加一圈應該是P or N?
9 B: A+ X9 W1 j2 m# O
答案是P
$ q1 ?* C. O" e& D
你所問的那個情況應該是ESD proetcion吧?
9 L# U) A' r% F9 G+ Z! M% y6 v
M6 a7 ^: i* O: O. U9 Z
至於原理~~~~~
{3 q- |4 |8 T8 s# `/ i# V& r
他叫做(Pseudo Collector)
( C G$ v$ ^3 r% Y, p, G+ p
他是要降低等效latch up線路的集極電阻所以....有點忘了。
, `0 T! u' K* R0 ^: i
反正等效起來第2圈ring會剛好是並連許多集極。
2 r( }7 r0 N1 r: D! p/ @1 H' G; ]; z
這可能要去查一些paper了。
9 U. A* R* V. M ?% j. Y. s
9 u# k) F ^$ v; I, _
# I [) N6 h( I% S' m; _
至於dummy 就是你所回答的那樣，面試官那麼厲害，叫他講出另一套作用來。
% I! _! V5 z$ i
他只想考倒你而已。
3 T4 U6 W& ^; V$ x( b) l0 H
' |9 u, m3 G6 d1 ?& P7 Q6 n8 V( V
[
本帖最後由 arthur03226 於 2008-5-14 10:47 AM 編輯
]
作者:
sparkorange
時間:
2008-5-14 02:19 PM
說錯請指正，除了過度蝕刻之外，可以順便預防 LOD 效應嗎 ?
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