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標題:
ㄧ個Comparator讓它的對稱性更好, VIH/VIL更小?
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作者:
yhchang
時間:
2008-5-13 10:58 PM
標題:
ㄧ個Comparator讓它的對稱性更好, VIH/VIL更小?
最近在做 輸入介面 用的是 比較器的電路 也就是一個簡單的 Single-Stage的 OP來實現.
* ]0 F9 T$ t5 {) n5 V$ C, O9 ]
但是下線之後 發現測出來的 Internal Signal rising/falling duty相當的不對稱
: }# @3 }4 }6 j
而且 VIH/VIL 非常的不好 可是模擬的時候 Input 只要比 VREF 稍為高一點或低一點 不用50mv Output就會翻過去了
% m3 F3 e2 t6 u F0 W4 c* m; `1 n
但是 Hardware測出來 卻需要 300-400mV 實在不是很懂為什麼模擬與實際情況會差那麼多?
0 j1 G6 }2 ?( n9 m0 N, n
0 P+ y5 d0 Y+ s( v# s
這是個 N-TYPE的OP 上面是電流鏡接VCC 下面直接接地.
+ C% b! X% k) K4 Y; Y
2 G3 h- b( o% e& A$ t7 _' R
[
本帖最後由 yhchang 於 2008-5-13 11:01 PM 編輯
]
作者:
cmin
時間:
2009-1-6 04:50 PM
簡單的OP,gain一定不會太大
; L0 o1 s; R- Q( F
要3-400mV才比的出來
7 Y4 q6 z# w. V- u1 P7 f9 [
輸入級的L,應該用的很小
* y2 |0 H2 G% J
導致下線後mismatch很敏感
- q# W4 A9 g& U' E+ J
造成offset很大
作者:
liangshangquan
時間:
2009-1-7 05:32 PM
L用的很小的話，輸入對関的mismatch豈不是更差？offset更大
2 V1 H& \' z+ F+ X4 }# o
樓主還是用於放大+鎖存之類的比較器提高以gain和速度
3 T% V" |8 F1 l/ b0 v( J2 G6 O
同時layout match要做的比較好
作者:
rd66529
時間:
2010-11-24 05:27 PM
請問有~comparator layout floor嗎~~3q
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