標題: Latch-up 是什麼意思? [打印本頁] 作者: smartpor 時間: 2008-5-26 01:11 AM 標題: Latch-up 是什麼意思? Latch-up 是什麼意思? $ p( T, l7 V' j% f" v8 Y3 ilayout要如何避免?作者: skygardon 時間: 2008-5-26 03:45 PM
據我所知，應該是CMOS中很重要的閂鎖效應，應該防止這種效應的發生，否則CMOS存在寄生效應，使得沒法正常工作。我沒有做過layout，但是你可以分析一下版圖結構，不讓其存在寄生的導通的晶體管就可以，可以在摻雜區和襯底做些文章。我也是新手哈，希望高手來解決這個問題！作者: m851055 時間: 2008-5-26 06:45 PM
幾乎所有的半導體書籍都有相關的說明，練習自己查書，較容易記住喔。作者: ljh 時間: 2008-5-26 06:55 PM
簡單的來說, 是CMOS中P difusion -> N well -> P substrate -> N diffusion 的pnpn導通) l# C% T3 |8 o# u+ R5 o
導致一電流latch 住. 通常發生在I/O PAD端, 但也有可能發生在internal circuit./ Q9 u7 k9 Q3 o8 T2 F
可以去查一下相關資料.作者: hyseresis 時間: 2008-11-5 01:40 PM
A latchup is the inadvertent creation of a low-impedance path between the power supply rails of an electronic component, triggering a parasitic structure, which then acts as a short circuit, disrupting proper functioning of the part and possibly even leading to its destruction due to overcurrent. A power cycle is required to correct this situation.作者: vincentjox 時間: 2008-11-18 11:16 AM
Latch-up的問題 . E. ~# Q4 e+ M u4 ~; k只要是半導體書都有介紹 1 y9 \5 y3 _* w! d! Z3 ^9 c建議你去翻書 # {' o: |2 b) k3 F" W: x) u$ a圖解會比文字解說來的詳細