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標題: run lvs時的嚴重大問題~狂急~ [打印本頁]
作者: averyer    時間: 2008-5-27 06:47 PM
標題: run lvs時的嚴重大問題~狂急~
各位前輩~) n6 P* s) `! q. R- I

. E1 `' j) I3 T: _- F/ w1 {# S我的layout到後面再跑lvs時竟突然發現~7 ~4 ^2 g2 J7 b' |6 ]" s8 f: m. _

6 G: w6 f% f& \8 s' V# C6 b2 Jnetlist的mos size改變後,但layout上不變,lvs竟然也會過~
+ x  V: S/ S/ v; M6 k: [4 e  Y9 ^  r+ M# W
這是什問題阿~我有畫一個簡單的inv也一樣相同結果~
/ z4 o/ C- u1 u. V+ J
0 S: [2 x6 {; w9 p! z1 Z是command file要改嗎?還是calibre需要設定什麼?
6 v8 ?- ~( q- f2 v8 q1 E* b3 B/ U/ E) \  S' W8 z# u
我完了~
* l/ n# J5 z! V; T, Y1 H, ^2 \2 S0 |& @1 I
請各位前輩幫忙一下~拜託了~
2 X* ]! v; Q2 ?/ f* G7 X. @& e
" A8 N8 r( r9 z6 v
作者: m851055    時間: 2008-5-27 07:32 PM
應該是有關尺寸check的部分為開啟功能，只要開啟就好了。
作者: averyer    時間: 2008-5-27 08:32 PM
hi~& D0 E6 H5 m4 ]1 W

& t& P' Y0 P) y  \4 |- f2 A5 }# B我看command file裡~沒看到有描述check尺寸的部分~
% h, ~# \0 c5 N1 Z' i1 G& [; T0 x: e' d( L6 O6 s
能請在講詳細一點嗎~大概是如何描述這方面的訊息呢~2 E. |! }' ~0 Q9 B/ e: H# u5 F

! x8 q- ?% Z  d: F/ n/ v) o4 r非常拜託~謝謝~
作者: 12345    時間: 2008-5-27 11:43 PM
就是這個誤差百分比沒設成0(代表誤差0%才會過,一班analog是設成0),還有更簡便的寫法,用變數(看到這篇,又被你偷偷學到了)
( p$ _! v% I' a4 I, d  vTRACE PROPERTY MN(N) L L 00 `  a; K2 B% W8 K) J
TRACE PROPERTY MN(N) W W 0, r+ t8 }* G3 w9 T( Q$ Z
再來講一下LVS好了,LVS過了layout就一定會對嗎?窩不一定,其實陷阱很多,寫LVS的人若沒寫好就會錯,只不過會給人下載的應該是寫的很準, 所以也不用太擔心,只是我覺得在寫ERC這塊到不是很完善,更誇張有些人根本連連RUN完LVS,ERC都不會看窩,LVS對,ERC可不一定對,有的是command file根本沒寫完整,有的是有寫你沒打開ERC(Option),建議一下各位layout,command file前面都會說明定義Option,該開該關先看清楚吧!!,程式不會看沒關係,至少前面說明要看清楚,不要拿來就RUN.(又被你偷學到了)
作者: wanwan_kao    時間: 2008-5-28 09:15 AM
TRACE PROPERTY MN(N) L L 1 --------將1改成0
; t' q& m/ T' N5 uTRACE PROPERTY MN(N) W W 1 ------將1改成0
" O8 b6 p* D, i3 n( d0 qTRACE PROPERTY MP(P) L L 1 --------將1改成0& B4 F1 L* C1 z; W" @$ F& d
TRACE PROPERTY MP(P) W W 1-------將1改成0
作者: averyer    時間: 2008-5-28 09:31 AM
嗚~嗚~3 l6 T! u$ g5 U; Z
% I5 c% A0 t8 n4 C
還是一樣~
7 x) W9 _6 r% A5 D/ B8 r/ A
9 |! y1 `$ F8 x$ H5 a' I7 H我把command file貼上來~請在幫我看看是不是有哪裡漏了阿~, z1 t! P& I" g* @# d' Y8 I

7 e, N  X1 B8 q, w& O4 f4 dSOURCE PRIMARY   "chip"
; Z3 V  p" n7 y2 Y# KSOURCE PATH      "./test_chip.net"
5 C" B  Z5 @- D" @1 J7 ASOURCE SYSTEM    SPICE: M+ s, [7 O  c% N" c& ?
+ c* q: @  A. M- I
LAYOUT PATH      "../chip.db"7 h9 Q+ G% q) P- c/ ~, I
LAYOUT PRIMARY   "chip"
6 x5 C; l) A! j- DLAYOUT SYSTEM    GDSII. B3 h; V- F( y
- I. c: p! r. W# x
LVS REPORT   "lvs.rep". M7 d2 o+ L! j/ O  T* }3 s3 J& s
LVS ABORT ON SOFTCHK YES. d) A5 h# r" t5 Z  P& o9 [& @
LVS REPORT OPTION S$ E2 x0 j! O5 Y( U, j0 U; d! C
/ t. z2 c! ^. Y/ ?
//LVS SPICE CULL PRIMITIVE SUBCIRCUITS YES & `* {/ {) q( \- E) F! K
LVS WRITE LAYOUT NETLIST netlist.spi 5 F7 |9 p# e, o7 L* \/ a. I

' {8 v4 ^3 I, ]( C! R) T) WPEX INCLUDE LUMPED L1 N_C R1
0 Z/ n( y/ [4 z9 a& }7 k. NPEX REPORT LUMPED NONE
! @2 W* ]  q' t% I! B8 L# X4 ]PEX NETLIST LUMPED "change_cell.lumped" HSPICE LAYOUT
( Z+ Q: ?% h& P
/ I& \/ q6 X- J; l/ pPEX INCLUDE DISTRIBUTED L1 N_C R1
1 L: {# Y. H/ i- \) S2 n% BPEX REPORT DISTRIBUTED NONE9 Q6 Z/ v* h3 Q1 A! Q- A
PEX NETLIST DISTRIBUTED "change_cell.dist" HSPICE LAYOUT3 f* L, u: I% x5 B! ~
PEX NETLIST SIMPLE "change_cell.simple" HSPICE SOURCE$ D% ]! a3 c  c
: K3 ~* u/ l& |. D* \  d
MASK SVDB DIRECTORY svdb query   & O& j  B2 u) h5 ]1 T
* N  `3 t& t- J4 L6 p3 a
EXCLUDE CELL "eo064k8fcl4" "pvpp" "pvss" "pvdd"; y& [: o4 W0 V5 U
SOURCE CASE YES; L5 b, v2 B6 g: Z% {; A( f; H
LAYOUT CASE YES
' y0 R# h6 H5 s, w" M" p LVS COMPARE CASE YES1 ?- @( T+ U# j8 K
LVS GLOBALS ARE PORTS YES$ j. p0 H" R+ x, B
LVS SPICE PREFER PINS YES
7 o0 f' u$ V' ]7 t8 i" R6 ^% r LVS PROPERTY RESOLUTION  MAXIMUM ALL
8 V- ]6 q4 _: a2 X5 D; u/ ?
6 ]" b0 T$ o- P; P& wERC KEEP EMPTY       NO
4 [# z* k& K: JERC MAXIMUM RESULTS  10006 g* U& ^* P' D  i3 v
ERC MAXIMUM VERTEX   199; `4 \* g$ i; U+ p0 L7 |0 G- q
ERC CHECK TEXT       COMMENTS RFI0 {/ O3 O' }) `4 j
: s) ]3 q; `8 b* _$ X7 c' N7 Y
LVS POWER  NAME "VDD" "VCC" "EXVDD"/ u! H+ t- c6 q$ v
LVS GROUND NAME "VSS"  "GND"/ [; V8 {6 O* |* d# s
VIRTUAL CONNECT COLON YES% a; r5 ]; e+ r4 p% [% L5 b

$ ?6 E& s; a! X' ^& s- d6 R; t9 Q1 b1 I; ^: M; @$ e5 e
LVS ALL CAPACITOR PINS SWAPPABLE   YES- O6 m% V6 c& j; `$ w4 C1 }
LVS IGNORE PORTS                   YES
+ d7 Q6 J. C# z9 ~: n2 ^, N9 }LVS CHECK PORT NAMES                   YES# w0 O5 M/ ~# \0 M/ w; e
LVS ISOLATE SHORTS                 YES' p, l# C$ {+ n# s/ @* x8 N; D" c
2 q. q5 F% A  }. U; j* [2 s
LVS REDUCE SERIES MOS              YES/ w# r! K6 d) |( p" b8 Q
LVS REDUCE PARALLEL MOS            YES
& E) S7 N3 `; |3 ^1 FLVS REDUCE SEMI SERIES MOS         NO
( n1 l! p9 {) z! U/ H" r4 P1 kLVS REDUCE SPLIT GATES             YES5 y" M1 [( b! D* ~, }
LVS REDUCE PARALLEL BIPOLAR        YES [ EFFECTIVE EV_AREA EV_AREA=SUM(EV_AREA) ]
) g: j( m6 e& `0 z/ B2 s, i/ D/ |LVS REDUCE SERIES CAPACITORS       YES
/ d# J8 f2 v/ ~4 uLVS REDUCE PARALLEL CAPACITORS     YES
" i0 @7 w! o- D5 \+ e4 hLVS REDUCE SERIES RESISTORS        YES
+ T: f+ q/ f1 F3 ~LVS REDUCE PARALLEL RESISTORS      YES
9 a' k9 N: r' a) C: z% Z$ NLVS REDUCE PARALLEL DIODES         YES
# Z' H, V3 }9 N
7 Q1 \, d) B# A% kLVS RECOGNIZE GATES                ALL // ALL or SIMPLE; [4 M7 _- ~# }5 u" L% z
LVS ABORT ON SUPPLY ERROR          NO               
* B' r$ C$ R+ Z0 w* j: y; Q6 W3 Q. Q/ S) z" F9 N6 j# q
//LVS FILTER D(DN) OPEN             , G" Z6 ?5 M4 Y& f' N% p! f
//LVS FILTER D(DP) OPEN# P. |/ x) D  W7 a6 C+ v
! `# n2 C& h" c4 v9 A
LVS FILTER UNUSED MOS              YES
4 \" W4 m* n' c. XLVS FILTER UNUSED BIPOLAR          YES0 b9 A0 Y$ Q# _4 g0 P
LVS FILTER UNUSED CAPACITORS       YES
/ m* }1 @$ N  ^3 ^( b6 KLVS FILTER UNUSED DIODES           YES0 M& d3 ~5 i! E8 ]4 D4 D
LVS FILTER UNUSED RESISTORS        YES
5 N4 _0 p; M& n/ NLVS FILTER UNUSED OPTION           AB AC AD AE AF RC RE RG
/ ]& G4 L& m7 ^" N
4 ~/ T" d0 X( z( L* N' ]LVS EXPAND UNBALANCED CELLS        YES2 C/ r& o7 D0 r5 D3 v0 q! M

+ d' S- v' s6 P5 Q% w# }PRECISION                          1000
7 D# h5 n' {( `( v9 I) qRESOLUTION                         1
& X" f& \0 }. ~; g8 x6 Q4 S( y7 y* k$ T4 f) Y
UNIT LENGTH                        U% f; M9 N: a# o2 p* E0 D
UNIT CAPACITANCE                   F //FF+ H# @# K( e$ A0 ~6 g1 d$ c' R6 N* t
UNIT RESISTANCE                    OHM
" k# J- a5 \6 J6 V
$ @4 l6 B5 h" u+ q% WFLAG NONSIMPLE                     YES
2 R4 q* f! i0 a, yFLAG ACUTE                         YES
0 F5 g& l/ F; O$ z  c. i) B1 EFLAG OFFGRID                       YES! ]. u/ c6 w& c: r4 ~; B0 ~/ s
FLAG SKEW                          YES$ T/ `. A3 F3 W+ f
4 T; u+ q! P  L
DEVICE MN(N)  NTR  NTR(G)  NSDN1(S) NSDN1(D) PWELL_B(B)
3 {3 t. V9 j! g  w( fTRACE PROPERTY MN(N) W W 03 x& U; A4 N; ~- g7 C
TRACE PROPERTY MN(N) L L 07 P% Z" E; ]% }/ w* n. w6 @
1 H/ X$ O# }( _9 A9 f
DEVICE MP(P)  PTR  PTR(G)  PSDN1(S) PSDN1(D) NWELL_A(B)# |) a* R8 D: U* Q3 L
TRACE PROPERTY MP(P) W W 0
  m0 T. P- x6 C; L' RTRACE PROPERTY MP(P) L L 01 `5 r! a5 k% |

. I7 U" e$ E% M請各位大大在幫我看一下~拜託了~
作者: arthur03226    時間: 2008-5-29 10:42 AM
我看你的問題應該是netlist file path 沒有update到。9 B0 z/ F4 l' m/ s5 [' j
也就是說，你依然是用舊的gds 比對舊的 netlist?
# x7 {6 N; m) z: o- q  v9 F7 V這是我的懷疑啦~~6 b( o; C; P# M3 ]
再仔細檢查一遍你的netlist path & file name。
, F. U9 V/ D- p$ V/ i1 R' R因為看起來lvs.com 沒啥問題。
作者: tingyunwang    時間: 2008-5-29 05:35 PM
作layout一定要養成好習慣,reduce option 不論是mos,cap,res.皆要NO
, x, `: a5 ~0 t0 Z  b# Z/ jLVS FILTER UNUSED OPTION 不能隨便亂開option,
& h( o, u1 C5 R0 B這樣可以避免錯誤
作者: judy123    時間: 2008-6-2 03:54 AM
標題: 回復 1# 的帖子
曾經有公司同仁問過同樣的問題3 r* ^! q4 V: T* v! L- Y5 z
結果是netlist 沒update
7 _6 ]. h3 E+ v# b刪除舊的netlist 重新產生新的netlist file - C- @6 Z% ?# m0 D) b
並open new netlist file 確實的確認修改過的mos size是否為最新的正確值
+ X2 S! p9 P% G並檢查path指向是否正確
6 P$ p* i+ s( M2 Y9 v合理的懷疑任何小細節
作者: motofatfat    時間: 2008-6-3 02:02 PM
可能ㄉ幾種情形
5 l" d8 _+ C1 w; o+ E7 M1.資料沒updata
) W: Q5 Y" j0 T2.你ㄉcommand file  是沒比對size ㄉ
9 b8 E$ V& S4 k0 U: [- z3.改變後ㄉ差異在容許範圍內
5 m5 Q1 ~& a( b6 g0 }* u  F: j例如 W  W  3
$ f% a- z' e5 H% H6 Y    L  L  3
* T4 O2 F: `8 p, A! f; |( _3 Z
2 U# c7 L, O8 G4 l9 P5 k表示誤差在百分之3內是OKㄉ
作者: motofatfat    時間: 2008-6-3 02:20 PM
你ㄉCommand 有下列這行
& ]+ n. [' H9 y+ \) D3 A; AEXCLUDE CELL "eo064k8fcl4" "pvpp" "pvss" "pvdd"
0 o, l+ d9 u/ X! x3 f有可能 你ㄉ改變 在這幾ㄍCELL 中1 J9 d/ N0 M8 c+ @5 D. r
這行ㄉ意思是 這幾ㄍCELL 是不驗ㄉ



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