Chip123 科技應用創新平台
標題:
verilog 語法v.s LVS (
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作者:
pai001
時間:
2008-7-23 06:54 PM
標題:
verilog 語法v.s LVS (
Dear all:
X, k1 g; s! g) R8 @- R' }
請教一下, run lVS 時吃的verilog netlist 語法
. A& ?" i) }/ @0 y6 K
分別為
6 [! n* r P# h0 l% S6 X9 Z6 [
PH PHVREF12I(VREF12, TVREF12H_);
, ]1 C, f! O7 b
PH PHVREF12I(.O(VREF12), .I(TVREF12H_) );
9 |8 \% n% e& N
2 ?, h- q8 {0 o
這兩種對verilog 語法來說都是合法的
; p# \/ }9 \% h# R5 a* ?9 I
但對LVS 有差異嗎? 會有問題嗎? 不ㄧ樣的tool是否有不一樣的限制?
( q$ g m2 L) y( l9 @
是不是tool 有選項可以選?
/ o- M6 J- a! {1 S! y# b9 G
謝謝大家囉
$ f/ }* O. ]8 [6 [
PS: DRACULA RUN LVS
) ^6 |! H/ y; b! w" a2 i X. a" K& Y
作者:
tzuenhau
時間:
2008-9-2 08:11 PM
這看起來挺嚇人的囉 會不會很難壓 我倒是看不太懂的丫 真是恐怖的囉
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