Chip123 科技應用創新平台
標題:
请教lvs高手
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作者:
minxia.lee
時間:
2008-7-24 05:01 PM
標題:
请教lvs高手
本人用的是dracula，做lvs时，电路图和版图上同一个与非门的两输入管脚刚好接反了，可是查不出来，为什么？
作者:
minxia.lee
時間:
2008-7-25 09:24 AM
本人找到的一个方法是在LVSCHK[OPTIONS]这个命令中，在options处填上【X】选项，这个选项可以上比较进入到晶体管级别。个选项解释如下：
2 ?9 u J3 L5 W& J/ D' L
A：合并串联电容。例：两个为1c的电容串联合并为0.5c的电容。
8 m1 s4 k3 h3 u: b
B：合并组件如MOS, LDD, RES, CAP, DIODE，但不合并并联BJT晶体管。
4 q7 Y8 c8 r8 @! ^
C：组合晶体管形成一个整体器件，如INV, NOR 等，但不能应用 X 选项。只有被指定为
或N类型的晶体管，才会被识别。
7 a8 q2 l4 P. J8 {1 R$ p& K2 I
E：匹配器件如：MOS, BJT, DIODE, RES 的尺寸。
5 [, d, Z O$ g9 D
F：过滤没有用到的MOS器件。使用FILTER_OPTION是要将此项打开。
% R9 \# d- B ^
G：对schematic 和 layout 应用相同的规则过滤。使用FILTER_OPTION是要将此项打开。
d9 L9 k& i% A; X# N9 F
K：保存器件并联状态，默认为合并。例并联电阻，并联MOS器件。(注意尺寸的计算。K选项将会让B选项失效)
% r" n( r) \( y, @ D' K
L：与C选项相似，但不组合AOI或OAI器件。(L选项将会让C选项失效)
: S. Q9 @ Y/ X- t' R" {
O：组合并联或串联MOS结构。默认值将不会组合SMID或PMID结构。该选项打开，LVS可以识别BiCMOS结构或门级层次。使用O选项将禁止打开X选项。
$ b: v% i$ O* e) j$ q e" Z
P：识别CAP极性，极性端反接将显示错误。
7 F" g- c5 g A& n5 }, ^# R
R：合并串联电阻。
% O% K" S; J, ^3 x8 V+ V& Q% }
S：合并分列式晶体管结构(假的并联结构)。
4 P8 ~$ P2 q) [; q$ J9 S) L
T：在匹配时，将sub 端作为一个通常的连接端来匹配。
7 m7 a8 D- @ H% ?% V# Y4 A
U：在(.lvs)报告中去除多余信息。
3 m+ v1 C' P6 }
X：比较将延伸到晶体管级。例：NAND2两端连接会有顺序。
8 W" ?4 I2 H" a( |
Z：过滤没有连接到P/G的器件。
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或N类型的晶体管，才会被识别。7 a8 q2 l4 P. J8 {1 R$ p& K2 I