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標題: 有關Layout的問題 [打印本頁]
作者: lzx    時間: 2008-8-4 02:59 PM
標題: 有關Layout的問題
小弟因為電路設計圖上每個NMOS的substrate
! \# L. b" }- \' I% p5 e不是連接同一端點,Layout要如何畫) B7 B2 [+ C7 r0 g0 ]/ Y* l0 O3 K) b
是要在每個NMOS上畫P-WELL將NMOS隔開嗎?
作者: sw5722    時間: 2008-8-5 02:28 PM
一般來說,我們只用到n-well這層,n-well圈起來後,內部是n-well
+ ]5 u- S8 i# f' Q外部就是p-well,而nmos通常都在p-well內.
/ r; v6 p6 v; O/ K0 R7 c2 A. i你說的不知道是不是native device,如果是ｔｓｍｃ我記得還要
- ~' f  J' k- l+ \6 y' g加ｎｔｎ這層,詳細情形可參考lvs的command file,表頭會有一
- F; r7 v7 a# ~些特殊元件的描述,告訴你該加什麼.或是design rule pdk去參考.
作者: becky    時間: 2008-8-5 11:14 PM
標題: 回復 1# 的帖子
基本上要先知道您所使用製程,
# Y- D' T6 C+ E) Y不同的製程所能提供的元件也不同,
: B. O4 d1 x# i- _" ?" r8 M" C比較基本的製程會是共底的,
  a" m$ h- N! v5 P  v" g4 ?  Q也就是NMOS的substrate必須接同電位.
作者: skeepy    時間: 2008-8-6 01:17 AM
看一下design rule有沒iso nmos，有的話就照著畫囉。
作者: motofatfat    時間: 2008-8-6 10:22 AM
看你ㄉ 製程
1 A4 W3 ?! s8 }, qPMOS ㄉ body 在 NWELL 中
) D" c. n) T. u* fn+ diff
0 [7 [: K" }3 Z5 m2 \4 n
5 g# H) Q8 a) p7 B/ q( SNMOS ㄉ body 在 PWELL 中4 z$ z' k; ^5 h5 M- g
p+ diff
1 @1 ], p" _( `6 g4 K& D
7 H* H/ R0 H; o% O如果每各NMOS ㄉ body 都分開
& H+ j$ g7 }5 }% v那代表 PWELL 都要分開
作者: CHIP321    時間: 2008-8-9 12:59 AM
其實這個問題會比較痲煩,尤其是你有VSS,GND,AGND什么多個不同地電位接到SUB上的時候,雖然實際上,由于工藝限製,他們最終總會連接到一起,但是出于信號雜訊隔離等等目的,LVS和LAYOUT上還是要求區分開來.! V: f+ \; Q( l) q( t; r1 r
4 [, U) Y2 }: U9 X
用NWELL圈起來恐怕不行,如果妳是環狀的,SUB在WELL下還是連接到一起的,依然會提示SOFT CONNECT,SHORT錯誤,不過這樣做對隔離雜訊是有益的..如果妳是整個覆蓋一層NWELL,那你就沒辦法做NMOS了(指的是常見的PSUB MOS製程)...( Z! Z6 m9 m+ n/ F- W& i4 R
在臺電的製程下,lvs command文件中,好像定義了一個類似PSUB2這樣的層,用于專門針對不同ground to sub情況下來在邏輯上分割psub區域.如果是TSMC的,那可以用這個層來把MOS圈起來,就沒問題了.
* @2 H  X& I  V# R
. S: n* D2 @% P. L( q如果你是其他Fab的製程,可能就比較痲煩了,可以請FAB支持人員提供多Ground的lvs文件,如果不能獲得支持的話,可以自己脩改lvs COMMAND文件,只需要做一個將普通PSUB分離出來的DUMMY layer 就可以了,calibre應按沒有什么問題,如果你用的是dracula的話,要註意的是要修改下connect的definition.你可以把sub 和sub2看作2个没有连接关系的sub来修改,也可以做一个虚拟的,类似与NTAP的層,把sub放在NTAP(sub2)中,我比较倾向于后面的方法,因为感觉这样修改的内容比较少,而通常的lvs文件都是從PSUB,NWELL开始定义层次逻辑的,所以前者要变动的较多.其他的方法還没有尝试过.: ^1 K2 p" ?9 S4 q6 \$ q; B  N
5 Q+ e3 ?7 V! j, l9 Y
这个只是我的理解,可能有误,只做參靠.. s6 ?0 d6 {# _, U

8 w' E: l8 [4 b" tGOOD LUCK ! SINCERELY
作者: shmiyi    時間: 2008-8-11 07:36 AM
標題: 有關Layout的問題
要問RD有幾種電位" J" t3 F8 b# D6 c/ E$ y7 j
假如確定IC只吃ㄧ組電位 (VDD&GND)
0 G# B8 ^% s1 f3 X  [0 T那就可以專心研究製程的P-WELL畫法/ g6 E1 }- v+ q
特殊元件有特殊的畫法要看DESIGN RULE( Q- F$ S7 @/ y0 a" G
都不確定用問的 經理或LEADER" k: g" j' _- Z
不要死稱裝會
作者: terriours    時間: 2008-8-14 03:39 PM
標題: 我想问下你
你们能用deep N well吗？只有PWELL吗？电路不能改吗 ？这样画会很浪费面积，可以和designer沟通一下。



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