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標題: PLL loop fitler 什么不用大电阻，减小电容的值 [打印本頁]

作者: macrohan 時間: 2008-8-15 02:17 PM
標題: PLL loop fitler 什么不用大电阻，减小电容的值
有个问题没想明白，PLL loop fitler 什么不用大电阻从而降低电容的值，除了电阻噪声的考虑之外，
还有其他什么原因？

作者: finster 時間: 2008-8-19 12:16 AM
你當然可以用較大的電阻再搭配上較小的電容
只不過,Vc的變化會比較大,容易使VCO的頻率變化幅度增大
如此一來,即使PLL已經鎖住頻率了,也會因為Vc有較大的變動而產生較大的jitter
故而,一般來說,電容值絕大部份是愈大愈好
但,考量到面積因素,我個人絕大部份都是設在80pF ~ 120pF左右

作者: fcchang 時間: 2008-8-20 07:39 AM
謝謝樓上的分享觀念…獲益不少說…
這點是自己沒有想到的………

作者: semico_ljj 時間: 2008-10-29 09:22 PM
"也會因為Vc有較大的變動而產生較大的jitter",说得好！确实没考虑到，才开始入门

作者: 賴永諭 時間: 2008-11-24 11:03 AM
R 大從系統角度上來看,可以得到較好的穩定度,但以會造成相當大的 IR drop,可能會造成VCO操作在nonlinear tunning range
甚至變為正回授導致系統不穩定....
若想降低電容值可以考慮使用Multi-path charge pump filter的方式..試試看..
thanks!!!

作者: hujiaomianhao 時間: 2008-11-30 04:16 PM
我感觉也是抖动较大的原因吧。。。。。。。。。。。。。。。。。。。。。。。。。。

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