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標題: [verilog]real 問題 [打印本頁]
作者: hieikk    時間: 2008-9-5 01:41 PM
標題: [verilog]real 問題
首先，我老闆給了我一個工作，將一個c code，關於morphing(圖學)演算法實作在Altera DE2-70這個版子上 ，由於我還是新手沒寫過verilog code，所以我就去買書來讀，也在網路上找了很多投影片，都發現很多都有介紹real這個data type，可是我在實作時，compile錯誤 ，說不支援，請問一下，是本來就沒有還是我的compiler不支援而以，順便再問一下，如果有這個data type，那它是依照IEEE 754所定來的嗎？因為morphing裡面用了很多double，* w' K" n  F1 d) v* J/ ~3 d
  P0 q0 J. d6 b3 p; X9 z8 ]

1 g4 O# D7 R6 m" g6 W8 mcompiler: Quartus II 8.0 Web Edition
9 o+ C* t1 i9 w# P6 d2 Wos      : windows xp" w; [) W( _, o5 _9 H: Z2 T) O

* X! \) h& E& q8 c8 u, {* i1 b[ 本帖最後由 hieikk 於 2008-9-5 01:42 PM 編輯 ]
作者: masonchung    時間: 2008-9-6 08:49 PM
real 的精確度 你想用硬體實現嗎 ?
* \7 `; H) |* j9 Q3 O# h) I" ?請記住硬體沒有小數點這種正反器 不然 F.F. 都要串成火車嘞ㄅ
作者: sieg70    時間: 2008-9-8 12:23 PM
標題: 回復 1# 的帖子
目前的Verilog還沒有這種東西, 你既是Altera的user,
+ O1 S3 C5 t+ `; f4 U可以試著用DSP Builder這套tool, 幫你把演算法改成RTL去合成% L0 @& _  X3 ~6 e
對作演算法的人會比較輕鬆# }$ C" ]" q& Y9 G' m
- u- J3 ]& a: t& o
或是你可以自己寫也行
作者: hieikk    時間: 2008-9-8 02:46 PM
原來如此，不過為什麼好多書上都有real這個東西 5 x" c9 G) R) F( Z, L: J
4 O* |9 l1 E- S* k4 @$ \
* f5 ]) N0 {$ R- _0 K5 H/ Q

8 I& I  z6 G& s: D% n! o- E$ F( \7 M) ~. p
, H/ x  t/ p! R/ l& b, e9 k
感謝一下二位的回覆
作者: madoka28    時間: 2008-9-9 02:29 PM
'real'  only  for model usage , cannot use for synthesis- K, f, o: X5 Z+ v6 K3 m
you can find many verilog model ( PHY, ADC, DAC ...) using 'real'
# r9 [+ ^, s$ D* X8 \- `$ `but it just is a model , not a synthesizable  circuit
作者: jinkun    時間: 2008-9-15 12:57 PM
該real語法應該僅適用於Testbench的模組當中。而在合成時，並不支援該語法。
作者: bfyu    時間: 2008-9-28 12:37 PM
標題: 以后用SYSTEM C就可以了
以后可以用SYSTEM C,目前RTL综合不支持，不过应该可以作为testbench用的吧



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