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標題: 類比佈局、body端、匹配的一些問題，請幫幫我~ [打印本頁]
作者: bairshinyuan    時間: 2008-9-6 09:23 PM
標題: 類比佈局、body端、匹配的一些問題，請幫幫我~
最近遇到一些疑惑，希望會的人可以幫我解答一下~~$ }' o  ^. b: h# ]2 p6 l
1. 類比layout重視的是什麼?? 是能讓他動作嗎??我知道數位比較重面積，那類比勒??# E6 p/ u: a8 ], B* m4 m1 ?
2. I/O Pad一定要放在電路的最外圍媽?? 能不能只放再固定的一邊阿??
  y  A) C  A/ k$ a9 t3. MOS中的body端，不接電源或地時，會有什麼問題產生阿?? 是為了消除雜訊&防止latch up才接電源&地嗎??
# s( H* P. T8 b4. 到底為啥要做匹配的動作呢??
! O0 m5 O+ o5 B% J$ B5. 想請各位能否推薦我，哪邊有跟佈局相關書籍呢??" ?9 P1 V0 V6 ~

3 b9 {' H9 x1 z! y; s: ^不論回答與否，在此先謝謝大家囉~~
作者: bairshinyuan    時間: 2008-9-6 09:26 PM
補充：2 T' M$ |  e9 ^
6. 萬一電路面積大於pad 面積怎辦阿?? 除了擴充pad還有其他解決辦法嗎??
作者: motofatfat    時間: 2008-9-8 12:52 PM
1. 類比layout重視的是什麼?? 是能讓他動作嗎??我知道數位比較重面積，那類比勒??2 l0 Y6 \- f% V' p
會動只是基本ㄉ,特性和達到規格ㄉ要求8 `6 j0 u7 T* P3 k& d
2. I/O Pad一定要放在電路的最外圍媽?? 能不能只放再固定的一邊阿??
2 m: F9 \1 f7 P# Q, z- W* z0 e可以阿 只要封裝能配合 放哪都行: ~# V$ Z  P- N4 z8 e2 o% [; V
3. MOS中的body端，不接電源或地時，會有什麼問題產生阿??
9 |5 b7 L$ c9 w8 n+ [7 H$ n看設計 通常只會 latch up 或是不動作 要看元件鄧作原理
' [. m4 b; v- D9 P6 P/ ^還有  你把MOS 當瞎密用5 w" ]4 Q% U- p. a  _& ^: `
是為了消除雜訊&防止latch up才接電源&地嗎??. c' z. d6 B) N- ^) |. ?1 U1 u
不一定
* a! z1 n; Y& a, J- f# r& {: x4. 到底為啥要做匹配的動作呢??
( d  K5 I! G$ y7 M未了使匹配ㄉ元件在製程上做出來愈相同
! T6 X+ r# ~: L& F6 @2 {! m# S電流鏡而言 兩邊愈相同出來ㄉ結果 愈符合預期
4 U$ ^: M  k2 e5 i4 K5. 想請各位能否推薦我，哪邊有跟佈局相關書籍呢??
! H! v2 m# s: U! }* y- v% L這邊多爬爬文ㄅ
0 F, e: A. n1 }* W* ~1 W* \- R6. 萬一電路面積大於pad 面積怎辦阿?? 除了擴充pad還有其他解決辦法嗎??
* G( L" c& ]) @. ^( e; q! h2 d6 j有阿 直接放在電路上
5 M; J' i2 w. `" p5 g通常不會這樣做
9 a6 E) O9 {8 C# _所以有PAD limit or Core limit ㄉ說法+ }0 I9 \8 M8 t! n9 J! R
即因PAD 決定面積或因Core 決定面積  h' c- e5 y( ?( k; f% u. }9 `4 u* Z( {
這些答案希望對你有幫助
作者: kanoson    時間: 2008-9-9 08:02 AM
3. body effect
; ?, H8 n3 V6 B0 d, f) R2 }3 V6. link finite pads
作者: bairshinyuan    時間: 2008-9-10 09:55 PM
那請問一下PAD limit < Core limit 會怎樣??
$ {8 m- ^" q3 R5 K5 X2 uPAD limit > Core limit 又怎樣??. s) T; y9 I( M  o% V* ~
優缺點分別是瞎咪阿??
作者: motofatfat    時間: 2008-9-12 09:41 AM
那請問一下PAD limit < Core limit 會怎樣??
; S0 H+ G6 G$ ~. |PAD limit > Core limit 又怎樣??
$ c7 b  i% o1 ?3 F: r" y1 O$ P優缺點分別是瞎咪阿??
4 r9 i6 G& c8 P7 g1 E; G1 w0 R  S  q' ]) S
不會怎樣
- @& B8 Q0 S- D8 l- k( q$ s編個名詞來溝通而已. x* `3 \! {+ o
PAD limit 是指因PAD 決定總面積
# ]  ?" i! s$ M面積利用率較低
: @8 S+ E. W( G2 O7 m. Q" V" zCore limit  是指因core 決定總面積3 D# s6 n8 c% X8 ~% l
面積利用率較高9 p, m8 E. r- T4 ?% e8 N& b/ C
一分面積  一分錢
9 h" \: g3 k" r2 u能做成 Core limit 最好
作者: anita66    時間: 2008-9-16 03:23 PM
Hi,
1 n- z0 _9 m& L1 C  I應該還是取決於I/O個數來看,例如,pad個數圍起來後,裡面的面積小於core的面積,那就只好採取core limit的方式,至於,pad與pad之間的空間,通常是塞filler,反之,則沒有filler的問題.
6 K" O/ |) a) }9 |希望能有所幫助,3Q~
作者: 小緯仔    時間: 2008-9-19 02:14 PM
那如果是N-well製程; b) M2 n" t9 z$ N) N  {; X2 C3 ?
; I; |& _  W! t8 \6 \
NMOS的Source&Body接在一起時& F* E  O, q: [" i
% _+ d) ?- W- |  ^! E: u
而Source又不是在最負端，那該怎麼辦？
作者: motofatfat    時間: 2008-9-19 02:46 PM
那如果是N-well製程( L! Q- z0 E3 t
6 l/ l* k- c8 Z6 m; t
NMOS的Source&Body接在一起時
5 _! k; @1 F5 S; z9 y! P. c* R5 W
7 C% |- R! r1 e而Source又不是在最負端，那該怎麼辦？
/ Z6 L9 q+ s  w4 K. A- d6 @3 V, @4 |1 L% G
瞎密怎麼辦
0 }$ u2 K- D5 e" S; j, [看不懂問題
2 A; M( S+ z( O7 [NMOS ㄉ body 是 psub
0 h) V' K# [1 K- Z, Q現在ㄉ做法都是 加 psub2 (t廠)  或 spegnd (u廠) 來區別 個ㄍNMOS ㄉbody
9 m0 f+ N; O- W( b2 a1 klike pmos ㄉ body nwell 愛接哪裡 就接哪裡
作者: skeepy    時間: 2008-9-19 03:38 PM
原帖由 小緯仔 於 2008-9-19 02:14 PM 發表
$ d& t, v3 X! k4 z那如果是N-well製程8 D+ w5 S. n6 ?; `2 b6 L9 K
2 A" X% z9 H6 \; Y8 S9 ^( ~- N
NMOS的Source&Body接在一起時% |1 N& S& W3 |. F1 E
  n1 R) i  `0 R
而Source又不是在最負端，那該怎麼辦？

) y5 L4 g( G0 C0 W3 K$ y. r8 e- l& b. ^
加道NBL將那顆DEVICE隔起來。
作者: yingzi07482    時間: 2008-9-19 07:35 PM
layout对工艺上的要求很高，很多要处理的思想都是因为工艺制程上存在误差
作者: 小包    時間: 2008-9-20 12:55 PM
以我layout analog layout 2年的經驗~~~% I; K' W$ p, r7 i$ \" ^3 e* n! k
1. 類比layout重視的是什麼?? 是能讓他動作嗎??我知道數位比較重面積，那類比勒??
7 y% ]( ?2 a, lANS:我想最主要差別在於mos方向要一致，且較注重mos matching，cell matching
0 F5 w" s+ @  k: f3 O; N
3 ~% u7 o3 l" ]/ s1 O% j& y" ~2. I/O Pad一定要放在電路的最外圍媽?? 能不能只放再固定的一邊阿??" t) ~6 v; q/ e4 }1 y1 |3 ~
ANS:一般要看你的包裝吧，pad通通放在同一邊也可以啦，如果你的包裝的leads都在同一邊的話。# ~7 E% Y( L$ W; _- ?; }8 H" ]
    通常會散佈在chip的4個邊邊主要是因為這樣bonding的線可以直接的bond出去，如果pad擺在chip中間的話，被bond線跨過的core很有可能會被影響，所以一般pad儘量擺最外圍。假設你通通放在左邊，但其中有一些pad要bond到右邊，這樣bond線要拉很長，對於被跨過的core也不好。% k1 k  _3 {' `. j1 ~9 G

  n) I; r5 `; t$ a" _; G3 j" d" s3. MOS中的body端，不接電源或地時，會有什麼問題產生阿?? 是為了消除雜訊&防止latch up才接電源&地嗎??1 J* n1 R2 ]/ m2 Q+ t" A
AMS:body要接電位主要是為了和source/drain產生逆偏，使mos能夠work，若body不接電位的話可能會產生漏電而影響mos的performance。
! a% v' c/ o1 L
0 ]% M3 W. g8 T8 J; o- N4. 到底為啥要做匹配的動作呢??5 R& k/ b9 c" C  I3 O& D0 J( W
ANS:mos愈matching，訊號的offset就愈小，會更接近simmulation的結果。; E6 T& G; V) N) z4 [' X
0 o( w( d/ V, O" P9 u2 N
5. 想請各位能否推薦我，哪邊有跟佈局相關書籍呢??/ U- ?/ S; d& u4 m" {
ANS: "The Art of Analog Layout" →我覺得這是layout和designer都應該看的一本書。' t0 Z: O: {# \1 C1 Y1 t

& {; L9 U: d- E+ R# {  g& e; n以上是我在這兩年內所學到的東西，僅供參考。) Q; @9 z! ?3 j+ T) ?$ x0 y1 e
希望以上回答能夠幫助到你。
作者: astrosummer    時間: 2008-9-24 04:19 PM
虽然答案基本都知道,但是看了各位的回复,还是有很多收获的,3 G; Y) X1 L! Y. |
想再说一下6, 萬一電路面積大於pad 面積怎辦阿?? 除了擴充pad還有其他解決辦法嗎??
) ^" l# {% W6 d不太理解,电路面积大于pad面积没有关系啊, 为什么还要扩充pad呢, 那岂不是要增加die的面积,增加成本了吗?
作者: ecalfs    時間: 2008-9-26 04:27 PM
core limit 不需受限原有框架
6 P( ?! l+ M2 T& s+ c& h/ b' j
/ \. b9 y' U% u% [3 g1. Floor plane需規劃好(有彈性變更的可能性),以省面積
  K# @% I% u# Z' o: A. c2. Pad 可放中間, 一測, 兩測, L, ㄇ字 配合 IO 需要來達成
7 L/ \% ]0 R, Z. [& y) \& `- a/ m3. 最後確認Bonding diagram
作者: ecalfs    時間: 2008-9-26 04:31 PM
補充:) q* z+ W8 T1 @6 O8 u+ L& i; i6 v+ L

6 i: B7 G2 X' c. Y* A/ l需注意ESD solution, power cut....



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