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標題:
為何視同一條timing path
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作者:
jerryyao
時間:
2008-9-18 07:40 PM
標題:
為何視同一條timing path
Dear sir,
9 a: {/ H5 P! Y5 b
請看圖，所有的記憶體都是同步的，所以我基本上認為因該有兩條timing path，
% ?4 N& \7 _! Y) u! _
第一條 ： clock -> 同步SRAM -> 同步ROM的data input
( y: G2 `# K$ A2 t
第二條 : clock -> 同步ROM -> FlipFlop的data input
- @2 C& j: W) A: w/ {8 `9 E0 Z8 Q& |% u
但在FPGA與CMOS下做STA時都是只有一條PATH：從clock直接到FlipFlop的data input，途中把同步ROM當成組合邏輯元件似的，將他的delay值加到這調路徑，好奇怪喔，都是同步零件阿。
8 G! }! o- n5 c. |" F5 w, W
想要將ROM設成false_path要不好設，請問該如何做？
W* A1 A& H8 @. R6 e p
謝謝。
作者:
sieg70
時間:
2008-9-22 10:46 AM
一般ROM是用LUT一類查表的電路來實現, 所以在看timing path時會由sync SRAM直接看到FlipFlop,
" D8 p, }: G* _* x
至於你電路的sync ROM(?) 可能是ROM加上register input/output, 這東西很可能在合成時跟上/下游
2 X0 K' Q4 h% @+ S4 T; o$ L/ D
合併, 建議你仔細看一看你的log檔, 或是technology view, 看是否有作化簡的動作
' g/ |8 i/ u3 ?) j
1 X X3 Q+ a, \9 u! f/ o
還是你方便將這段code post上來給大家合成玩看看?
作者:
masonchung
時間:
2008-9-22 10:33 PM
ROM / RAM 是 DC 可以合成出來的嗎 ?
. P# A- M0 \8 l. z
除了 Register File 應該都不行吧
! s: w3 g5 @. h% B& X" V& q, w
" o7 b; H/ x2 R* _7 U' ~
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本帖最後由 masonchung 於 2008-9-22 10:34 PM 編輯
]
作者:
jerryyao
時間:
2008-9-23 09:42 AM
For sieg70 :
- R, e% w+ B, s. o& G8 w' b
您指的是在FPGA下吧，您的解釋我認為可能性很大，不知是否有方法要FPGA tool用memory cell來做ROM?不要用LUT。但在CMOS下就解釋不通了。
8 M1 z" P6 s4 M( G+ v) r8 O
此外我也會去看log檔, 或是technology view，謝謝。
) e# b7 Q2 V; I+ x9 N
4 @6 C- H! r- w( _1 w$ I9 F
For masonchung :
- x, C+ V" a. N, E, {
ROM / RAM在CMOS下都是用memory compiler產生的，所以是hardmarco。
8 f! R& N L1 B
ROM / RAM在FPGA下都是用FPGA tool產生的。 謝謝。
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本帖最後由 jerryyao 於 2008-9-23 09:50 AM 編輯
]
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