Chip123 科技應用創新平台
標題:
layout的無力感
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作者:
bigc0710
時間:
2008-11-12 11:27 PM
標題:
layout的無力感
今天被designer懷疑了我的能力!
' ~8 Z6 {3 z- X8 ^, z: v$ K
- K8 ?* A8 _6 ^
有種無力感!老闆也把我手中的工作抽掉了!
" _* n) x; a' R+ }
3 a4 I& v* P' [' L$ E& y
請問大家APR如果timing 的hold slack修不調的時候會怎麼辦呢!(面積是很足夠的)
作者:
kirk
時間:
2008-11-13 10:33 AM
APR？我能想到的問題：
! F* X3 G9 o6 k# w+ ?* [& P
1.用到slow cell
0 i- i: f0 H. N. ^
2.用錯cell
, K. @' Q! \4 R& K' }
3.place的位置不對
$ ~- b- {8 v6 n0 j" ^5 t
4.path的寬度設定
作者:
bigc0710
時間:
2008-11-13 11:49 PM
多謝kirk給了我幾各方向!馬上check!請問hlod time 修不過是否一定是layout的問題呢?
作者:
kirk
時間:
2008-11-14 10:16 AM
那要看pre-layout跟post-layout模擬出來的值是否真的差異太大
2 W A M9 F2 |& b6 O
如果差異是在這出現的話，designer一定會說是layout的錯
作者:
yytseng
時間:
2008-11-17 02:41 PM
99% 是 layout engineer 的問題.
. U# H+ i8 X# ~" ]1 k
Hold time fix 只要看 report 加 buffer /delay cell 就可解決
$ n t/ A( c' s+ K1 U( h' [; ~
如果解不掉有幾個可能
& K% r. F( h; [7 v( g
/ N' j# H4 X. e5 r: L) Z
1. 你不會看 timing report
/ c P2 A9 S j/ |( }1 |2 @
2. Multiple Corner/Mode , timing path re-converge (同上)
6 J$ ^- ?1 V0 o4 a+ `" x
3. Clock Tree 做錯
. m2 a" v+ b- q$ a8 {4 r
4. Design Variation (PVT) 過大, 或是 OCV mode 過於悲觀
% W. {3 O- ?) Y) Y& {, Q+ e
5. Timing Constraint 過於保守 (ex. set_clock_uncertainty 1.0 [all_clocks] )
# h! Q9 h+ V6 C; s3 h3 c8 k' y" g
6. 沒有足夠的 layout resource ( area, routing) 使得 buffer 無法加入或是造成 long wire (detour)
作者:
caesarxl
時間:
2008-12-11 06:41 PM
学习学习∼∼∼∼∼∼∼∼∼∼∼∼∼∼∼∼
9 w2 ^) r' r/ B0 m( O. ]) h
。。。。。。。。。。。。。。。。。。。。。
作者:
jianping
時間:
2008-12-11 07:00 PM
標題:
回復 1# 的帖子
maybe you can use "astPostRouteOpt" to fix it after finish routing.
作者:
calear
時間:
2008-12-18 10:44 AM
真是大开眼界啊。。。。。。。。。
作者:
andyfan66
時間:
2008-12-18 02:09 PM
hold的問題，插buffer，插delay cell之類的來解決就好呀，如果面積足夠的話
作者:
semico_ljj
時間:
2008-12-19 04:24 PM
学习了！Thanks
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