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標題: 16 freq divider，輸入輸出延時太差了，請教怎么改進啊！ [打印本頁]

作者: skygardon 時間: 2008-12-9 09:47 PM
標題: 16 freq divider，輸入輸出延時太差了，請教怎么改進啊！
要設計一個4，16位同步分頻器，最后用組合邏輯選頻輸出四種情況的分頻器。
頻率要在10M∼1G,但是最苛刻的條件是延時的要求。
延時要求：tPHL，tPLH要求很高，在0.5ns以內，并且負載至少等于輸入電容，并且要求輸出波形要盡量接近方波。
本人采用8個D觸發器（主從R-S鎖存器構成）進行分頻，然后在其中選擇4，16分頻來通過組合邏輯選擇輸出，但是由于
負載電容很大，這樣延時就在20ns左右，我想可能要改進D觸發器的內部主從鎖存的電路結構和形式，消除初始狀態的不確定性。
下面是10M的仿真波形，1G時肯定更加差。
由于對延時的要求很高，所以請教各位大大！！怎么處理來降低延時？
理想是藍色波形，紅色是選聘后的4分頻。而且16分頻實現時出現了錯誤翻轉。

[ 本帖最後由 skygardon 於 2008-12-9 09:49 PM 編輯 ]

作者: shaq 時間: 2008-12-10 06:01 PM
Static flip-flop 不適用於高速除頻，請改用動態邏輯（如： TSPC-based Divider, CML）

作者: skygardon 時間: 2008-12-10 09:47 PM
標題: 回復 2# 的帖子
多謝回復，不知道采用TSPC-based Divider能達到很小的延時要求么，與采用全加器來計數分頻比那個更好一些？

作者: finster 時間: 2008-12-11 03:10 PM
對於這種高速電路,建議你留意一下path delay matching
因為有時候會因為path delay沒有作到matching而會產生吃錯資料的情況

至於採用TSPC的D-FF,delay time可以很小,不過,最後一級仍建議把size放大
這個樣子的rise time和fall time會比較沒有問題
另外,TSPC D-FF有分rise edge和fall edge兩種
在使用上需留意一下

作者: skygardon 時間: 2008-12-15 12:18 AM
多謝斑斑的回復，現在已經有所了解了，看來還是需要不斷學習交流啊，對于數字電路還是理解不是太深，還要多多學習啊！

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