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標題: 环形振荡器问题请教？？？ [打印本頁]
作者: cloud_zj    時間: 2008-12-10 09:46 PM
標題: 环形振荡器问题请教？？？
本人最近再学习环形振荡器，有几个关于仿真的问题想想论坛上的大侠请教一下：
; Z- F( ?0 z, z2 u, ]2 ~) W; @5 C1.关于启振的问题，我在Spectre convergence aid中输出节点设置了初始电压为0v电路可以启振，但是振荡频率和我在PSS仿真得到的频率差别相当大，有几百MHZ，这是为什么？？？我用的电路拓扑结构是四级差分结构
( g) S: \3 l9 E2.咋么仿真环振的交流特性，我想看看它是否满足启振条件？我做的环振频率为1GHz
作者: finster    時間: 2008-12-11 03:18 PM
建議把電路圖貼上來會比較好理解
# Z8 O% n2 K  ^) w( K# H" Xring oscillator有好幾種不同的架構,若使用differential架構,需看你的架構有沒有使用到bias voltage
, P3 R9 n+ v' I. z另外,若你要振盪到1GHz,那製程至少需在0.25um以下會比較適合2 D: E5 R+ j8 r% [0 ?; q$ c

  w9 D3 U0 q! q- v3 Z至於振盪頻率落差很大0 q: N. s3 b: R, H( _
這是很合理的情況,因為在不同的corner,工作電壓和溫度下,其所振盪出來的頻率的落差本來就會很大
/ }& ]8 }! y, d0 G. l4 d3 v$ r* O& Q若你想設計的較為精準
: r5 e4 v; @  A# G$ O那建議你採用類似VCO的ring oscillator架構,利用constant current來作ring oscillator
3 ]) q: p; x5 B或者藉由selector control的function來微調ring oscillator,這種方式也可以設計出較為精準的frequency
作者: nowich    時間: 2008-12-11 07:31 PM
仿交流应该把环振断开  设好工作点才行
* H' Y0 x1 ~1 w1 `" ^0 L不过ring osc好像ac分析不是很能说明问题
作者: cloud_zj    時間: 2008-12-16 04:01 PM
感谢版主的回复，很抱歉现在我才回复，我在仿真的电路图是John G. Maneatis在96 JSSC文章《Low-Jitter Process-Independent DLL and PLL Based on Self-Biased Techniques》的delay cell结构' T4 D8 g1 |+ _& E- O' M& h
C:\Documents and Settings\cad\桌面\dell cell.bmp
7 g. A2 ]$ f, s: p1 s8 i" a5 K) A- _我现在采用的0.18工艺来设计，采用了5级级联的方式，频率可以上1Ghz。, s6 _2 m, H  E- c- x
关于这种结构的仿真我想各位大侠几个问题! I. ~0 d: V) E2 |/ V5 ~# L+ v% r
1.为什么我在仿真压控曲线时，有些点就是收敛不了，或是仿真的频率和瞬态仿真的结构差很多，比如说我在PSS中把控制电压设为变量，从0.6-1.2V做扫描，在其中可能在0.7或是1.1时ss仿真的频率是300多MHz，tran仿真显示为1.3Ghz而在其他的几个点扫描的频率是1Ghz以上，这是为什么。我把工艺改为0.35工艺，把电源电压设为3.3V，同样出现这样的情况？？请各位大侠赐教！！！ 6 S/ O9 r! s; U
2.文献上说这种结构能很好的抑制电源电压的噪声，我把电源电压设置为ss的扫描变量让它从1.6-1.8V扫描，我发现频率变化非常大，是我的仿真方法的问题？# c1 |* }; O/ G; o/ \
3.replica bias中运放的带宽有什么要求？？: \; y0 a  b# w
请有过经验的各位大侠指点一下！！！！
作者: cloud_zj    時間: 2008-12-16 04:06 PM
刚刚图片没上传，再来
& Q4 Y8 s' x( w" W) M3 T" M感谢版主的回复，很抱歉现在我才回复，我在仿真的电路图是John G. Maneatis在96 JSSC文章《Low-Jitter Process-Independent DLL and PLL Based on Self-Biased Techniques》的delay cell结构5 ]" d( ~% @% v, }
C:\Documents and Settings\cad\桌面\dell cell.bmp& Z: c) n2 T: l  l1 S
我现在采用的0.18工艺来设计，采用了5级级联的方式，频率可以上1Ghz。
* V$ @: p! A7 K( u8 y& e  n. c关于这种结构的仿真我想各位大侠几个问题
5 l2 l+ |: Y) K1.为什么我在仿真压控曲线时，有些点就是收敛不了，或是仿真的频率和瞬态仿真的结构差很多，比如说我在PSS中把控制电压设为变量，从0.6-1.2V做扫描，在其中可能在0.7或是1.1时pss仿真的频率是300多MHz，tran仿真显示为1.3Ghz而在其他的几个点扫描的频率是1Ghz以上，这是为什么。我把工艺改为0.35工艺，把电源电压设为3.3V，同样出现这样的情况？？请各位大侠赐教！！！
: X4 W1 Z+ C; ?6 T/ S2.文献上说这种结构能很好的抑制电源电压的噪声，我把电源电压设置为pss的扫描变量让它从1.6-1.8V扫描，我发现频率变化非常大，是我的仿真方法的问题？
2 N" c7 f1 j, D  G1 G, J3.replica bias中运放的带宽有什么要求？？
0 x& y8 i  i5 l( V请有过经验的各位大侠指点一下！！！！
作者: guang3000    時間: 2008-12-16 06:11 PM
建议你将控制部分和delay cell分开，用nmos diode电流镜+ delay cell 做一个电流控制的震荡器，再扫描一下控制电流和频率之间的关系，正常的话应该有一定的线性度。如果正常的话应该就是控制部分的问题。
作者: cloud_zj    時間: 2008-12-17 11:05 PM
电流控制振荡器？？？论文上的拓扑结构通过replica bias 把用运放形成的负反馈能动态改变尾电流源的偏置，我觉得这种结构很经典啊，仿真会不会和Cadence SpectreRF对振荡器算法有点关系，望大侠指教？？？？
作者: finster    時間: 2008-12-19 10:04 AM
原帖由 cloud_zj 於 2008-12-16 04:06 PM 發表 & O7 d: i. X- G5 p
刚刚图片没上传，再来- l/ O. q! W& T0 J
感谢版主的回复，很抱歉现在我才回复，我在仿真的电路图是John G. Maneatis在96 JSSC文章《Low-Jitter Process-Independent DL ...
) L& [) a8 S: L5 B
3 b# N7 q9 F. G

' T8 _4 b. m* H# b- `$ D這個架構我用過,使用P-type或者N-type的都有2 l- v# ]" s& V( \
基本上這個架構很經典且常用,所以電路本身的理論並沒有問題
5 Z. u# C9 N, ?  c$ ?, H5 w從你的描述來看,我建議你把電路拆成兩個block來分別驗證,然後再一起作模擬$ M, Z- E- `2 f: w+ G) O  O3 q
第一個是你的replica bias的線性度為何,如果這個電路本身的線性度不佳的話,那對VCO電路本身的振盪frequency會有很大的影響,故而你replica bias的gain夠不夠3 \; N% _2 W4 l8 O
第二個則是differential delay cell本身的VCO gain的線性度的問題,如果它模擬出來的線性度愈差,那表示你電路本身的size並沒有調好,所以才會有如你所寫的在0.7V或者1.1V頻率差那麼多的問題
作者: 賴永諭    時間: 2009-2-5 02:47 PM
請問一下~~~6 J( l& V$ |  M7 i7 U
在這裡symmetric load 之Vdc 與Vg電壓應該是什麼關係???
) J. H: B/ s2 [) k4 c: I: \以前老師說...Vdc=Vg時,此時..symmetric load 之I-V curve看起來才會是相對線性的電阻
, u% h$ X2 Y4 n5 ]3 {9 P( N8 L那麼在這裡應用時也需要keep Vdc=Vg的DC電壓嗎???
) b6 }& ?( G$ v: U煩請高手與版主們...幫忙解答一下哩....6 c$ i7 B  d$ j  M4 o
thanks !!!!!
作者: 賴永諭    時間: 2009-2-5 02:55 PM
打錯了...更正一下...1 ^* |" S# E  g+ L7 B
請問一下~~~0 L! P5 g+ w  ^& ^2 ~5 w, [
在這裡symmetric load 之Vdc 與Vg電壓應該是什麼關係???6 h9 ^' H/ e# b8 r
以前老師說...Vds=Vgs時(for NMOS symmetric load ),此時..symmetric load 之I-V curve看起來才會是相對對稱線性的電阻
8 F; L" J+ j; Z" J那麼在這裡應用時也需要keep Vsd=Vsg(for PMOS symmetric l)的DC電壓嗎???所以此篇paper 之symmetric load 汲級電壓就必須偏壓到一固定點,使得Vsd=Vsg...????
9 K6 _$ H! F% q+ K  o" v煩請高手與版主們...幫忙解答一下哩....8 F, O) P! J* k8 K& C7 [6 r" F$ A) q; Z
thanks !!!!!
作者: 賴永諭    時間: 2009-2-5 03:00 PM
挖哩...又打錯了...sorry!!更正一下...+ g) i* W! p2 e! G6 F; S
請問一下~~~/ a, D, I5 k0 h* f1 z5 m" ?4 i
在這裡symmetric load 之Vsd 與Vsg電壓應該是什麼關係???
, H' c" O( C# C% ]! D* K6 `以前老師說...Vds=Vgs時(for NMOS symmetric load ),此時..symmetric load 之I-V curve看起來才會是相對對稱線性的電阻
0 r, w4 q3 C$ Z  ~; F6 I那麼在這裡應用時也需要keep Vsd=Vsg(for PMOS symmetric load)的DC電壓嗎???所以此篇paper 之symmetric load 汲級電壓就必須偏壓到一固定點,使得Vsd=Vsg...????
1 M- q$ X* b! c; |3 q; h煩請高手與版主們...幫忙解答一下哩....
" L/ c& Y: v0 _) m' bthanks !!!!!



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