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標題: 90nm製程的Threshold Voltage (Vth)數值的疑問？？ [打印本頁]
作者: 異星人    時間: 2008-12-24 11:51 PM
標題: 90nm製程的Threshold Voltage (Vth)數值的疑問？？
由於學術的研究需要，所以要模擬90nm製程。% e* ^; B! Z" x6 D9 n  {
1 y* v# e: m% G3 S+ Y) h2 B
在過程中發現Vth(Threshold Voltage)並沒有比較小。
7 a! t- s4 I9 g4 V
2 z% q. f4 k* z* `. t8 \範圍大概是在0.5v∼0.7v多吧∼！！（在Linear與Saturation region）' @1 F6 T0 P7 A" B$ S
) k% B: q  T& A, R5 p# B
然後我查一下聯X電子的SPICE MODE的pdf檔，在Saturation region
' H4 c6 S% }1 p0 P0 O) Sfile:///C:/DOCUME%7E1/Riley/LOCALS%7E1/Temp/moz-screenshot-2.jpg
% X/ z/ G# ^1 S1 m; ~/ L發現它的Vth可以到0.3v∼0.4v多，我照著它的W/L的size去模擬。/ Y$ X+ ]( I4 k( u- X/ p$ u  v7 F

6 y- _. h; L9 U5 P6 O" D去lis檔看Vth值，似乎沒有上面寫得那麼小，這到底是怎麼樣呢？
& C1 H. E  G0 h/ d) Y) T3 d* R! @, c. Q( @4 y7 p! p6 q; p: P
它也沒有給VGS的大小，就只有上面所出現的VDS＝1.2v。
. i6 s4 O  {1 ^; S' w: T
' X% A0 ?' x  ^( q另外，我想問一下如何用hspice模擬出Vth vs L(length)的圖形啊？？
0 d+ A" E6 _" F- F3 N5 i) c
. i! G5 c/ M' L& y" ]8 s3 _% h
. M  @) F6 R* \2 i7 w- C
4 `! ?( [" t# X8 e
/ A$ i' f2 N" `5 U1 R' Q6 f2 i
4 @* x3 ~; J( r% |[ 本帖最後由 異星人 於 2008-12-24 11:58 PM 編輯 ]
作者: caesarxl    時間: 2008-12-25 01:22 PM
跟你用的model level有没有关系呢？- K* Y6 H* `' e9 ^. _/ r7 N
文档中提供的应该是某个W,L下的实测值，model level不同考虑的实际效应也不同。
作者: caesarxl    時間: 2008-12-25 01:34 PM
楼主，建议你仔细学习一下什么是阈值电压，再学习一下二阶效应对阈值电压的影响，然后再来分析这问题。* d7 L1 c, K( M
可参考gray的书，或《数字大规模集成电路设计透视》开头都会讲这些。
作者: 異星人    時間: 2008-12-25 06:20 PM
Threshold Voltage（Vth）這個我當然知道9 X  |6 Y" I9 L; M  o: B
- S9 |! |6 E! C6 r. L" W- b- M
跑過0.35um與0.18um的製程，
( j! J, l( M0 `+ G8 t2 e0 T( _* Z; B: k5 F" v, V/ t
它們的Vth都不會太大，可是90nm製程的Vth卻沒有明顯減少，
3 ], t7 O& R4 \1 z$ z3 N
0 ]7 ?3 m' M4 o3 v$ t讓我懷疑是我的LIB跑錯了呢？？
9 l9 h1 b* C- ?! P) Q. Z5 ?2 p6 t8 T8 y7 p! D. F0 P
還是90nm真的是這樣子啊？？
+ G5 i9 ~+ Q1 c2 r: A- [, d0 m) e3 Z+ R0 \
因為NMOS在cut off 時Vth=800mV多∼！！
" ^( g* M6 z, b0 W  r, s) c6 K, z0 w6 o- L/ ?' ~  C
所以才另外問一下如何用hspice模擬出Vth vs L(length)的圖形啊？？
作者: Sgw    時間: 2008-12-25 11:56 PM
我印象中，製程的微縮並不會影響到Vth，也就是說到了45nm，Vth也差不多那個值。
作者: caesarxl    時間: 2008-12-26 12:18 AM
標題: 回復 4# 的帖子
那看来是我有理解不深入的地方了。
$ N" s+ O$ ?$ ?. o1 F. J原文中说：然後我查一下聯X電子的SPICE MODE的pdf檔，在Saturation region
1 Z* ]! a( L: C. O5 t+ a5 N+ E6 u發現它的Vth可以到0.3v∼0.4v多，Vth还分saturation region的和cut-off region的？？头一次听说。5 M9 T5 o& O1 _! t: _( h2 V& h
原文中说：我照著它的W/L的size去模擬。去lis檔看Vth值，似乎沒有上面寫得那麼小，這到底是怎麼樣呢，它也沒有給VGS的大小，就只有上面所出現的VDS＝1.2v。Vth不就是VGS么？？
  c* e( I$ J1 H" I; I
+ q* i# N- U* b% d, C- N另外，楼主的问题究竟是什么？是说你仿真结果和fab提供的文档不一致么？( H* q0 ?* J  R0 Q4 P
还有楼主的图片是你的仿真结果还是fab文档？- D6 E2 y: A8 [
I'm really confused...
* O" b9 O6 }( {' h7 d9 E& b等待高手解答吧
作者: caesarxl    時間: 2008-12-26 12:23 AM
標題: 回復 4# 的帖子
请问楼主，你是由何种逻辑得出90nm的工艺Vth一定会小？影响阈值电压的因素有很多，工艺尺寸缩小仍然可以把阈值电压做的与大尺寸工艺差不多，为何一定会变小呢？
作者: semico_ljj    時間: 2008-12-26 08:51 AM
LZ以为90nm的Vth是多少呢？
作者: semico_ljj    時間: 2008-12-26 04:41 PM
90nm的Vtn0  一般就是350mV∼45mV左右吧
作者: 異星人    時間: 2008-12-26 10:44 PM
若是我改變Vbs的值的話
1 y% w( d; L  M; A/ u
( \+ ^9 \/ a0 u8 v: i( p就可以改變Vth值了
4 s+ Z% |5 U0 i1 l8 I' r: p. t4 I5 u+ I5 i: ~  h
NMOS增加Vb的確可以減少Vth，但我想知道原因。+ v  T. ^& Z% p" ^3 L+ B

" Y! e- s' D) N: {- _由於跑過兩個0.35um與0.18um製程，6 z0 X+ ^* }) o/ K7 S! F6 u

% e( P* W, a9 f" D$ D直覺上，會認為Vth應該會減少。* T* c( w6 L& Q# N' {4 ]
# G  ~+ z, L0 b  G
由於我使用與其他兩個相同製程W/L的比值( W* z" b2 t5 x$ P8 \: @' [6 C
: `0 }5 @. ]) i4 p2 c; ~, H. E
發現90nm製程的Vth竟然比較大，
2 x2 h+ M$ m" Z3 E: Y5 B* A8 D$ r: S, V4 x  P2 Y' h' S" A
所以覺得很奇怪，在相同的W/L的比值之下
& y$ e) S' @$ P2 z: c9 O9 Q
! o- d+ c& q* l6 I3 K' }Vth或許應該會接近，更小的製程應不會比大製程的Vth大+ ]: R& S! o/ j8 Y- p( T) i
$ H9 M8 \2 S7 s/ j
所以才會提出這個問題∼！！
* p, i5 q) D" r* D) C4 G- o; ?. H# i. F) b6 t: B+ T
若是Vth沒有逐漸的變小的話，那VDD何必減少呢？？
9 l2 u+ g7 e2 Q$ X4 b
% _% k- L6 V8 g0 G5 }1 a0.35um→Vth=0.5V~0.7V→VDD=3.3V/ t) Z4 }; ]1 f! V
5 H7 P4 u7 s' h& X3 k9 ^
0.18um→Vth=0.5V~0.7V→VDD=1.8V
. R( H7 u8 H: Y4 d) ~) t/ W: y: K* t* D, E; }6 L$ A
0.09um→Vth=0.5V~0.7V→VDD=1.2V! J& l7 j2 U7 U% u  O% T

5 Z7 U  V' N  f# @' |在製程縮小，而Vth沒有跟著逐漸下降的話，
; |8 X  \! p/ ]6 J5 a
1 F) t2 s  ?5 u8 W7 \5 j若是考量到功率大小的問題的話，
9 {7 A/ X8 [8 Y* Q) t  K; p! Y6 o8 f* g$ H9 U. T' I
我想現在用成本最便宜0.35um製程就可以了，VDD給1.2v& @: D2 i- v7 H! y

, X6 ]3 l6 X, x# K# {若是考量到 電晶體數量 / 面積 的問題，就另當別論了。
作者: semico_ljj    時間: 2008-12-27 08:44 PM
Vth可以做的较小，但是漏电很大，所以Vth<300mV不会出现！特别是数字部分，Vth较大，为的就是漏电小！模拟部分Vth可以很小！
作者: dr.shawn    時間: 2009-10-5 07:55 PM
請問 在模擬之中 下VTH= PAR('lv9(MN1)') 求得的意義 跟真實的VTH有關聯或是有意義嗎
作者: johnjohn    時間: 2009-10-6 10:23 AM
先進製程，Vth不會變低，這是考慮到漏電流...等非常多因素所決定的。; a3 Y6 m% b( T  F
Vth跟VDD大或小無關，所以才會有VDD越低，類比電路越難做的情況呀。
* O0 H" ]7 ^- G  K$ O0 z! z8 e4 _5 Y
NMOS vb電壓提高，Vth會降低，這現象剛好跟body effect相反，這是由控制PN介面的bias來改變Vth的一個技巧
3 A* v/ c) ?- L! R& U想要使用low Vt 元件但又不想多花光罩就會使用控制body電位的方式來得到low Vt。
1 v# E7 x- e" }* g# B4 }# @4 {6 }; t+ {6 rPMOS也可這樣做，不過body電壓的控制相反就是了。
作者: daodai    時間: 2010-5-21 07:41 PM
90nm 标准的应该是200—300mv  但是如果你是lp的要大一倍以上，如果是lv的那就要更小一些
作者: chungming    時間: 2010-5-28 12:00 AM
Vth不隨MOS scale而變小 您可參考 Razavi pp 579~583 ) d8 d7 G- S0 |* s9 B9 ?" ~) W
page 583中間有寫到目前MOS scale不完全是constant field
2 l% A- o& e9 |( H' L. X8 V
9 K) @! |' T9 o5 W0 R& P: N而Vth隨Vb而變 您亦可參考Razavi pp 24 eq2.22 Vsb為負值就可略知一二
作者: tain    時間: 2010-6-4 03:26 PM
T90 release出來的多半是low power製程
, x# w+ b- g% n1 ]" CU90 則可以用到normal的製程( |% k+ Q1 t- b# V( j
看看你拿到的model是甚麼



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