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標題:
Design Compiler 與 Soc Enconter 大小寫區分問題
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作者:
dreamcast14
時間:
2008-12-25 09:01 PM
標題:
Design Compiler 與 Soc Enconter 大小寫區分問題
想請問一下我之前將寫好的verilog轉成gatelevel之後,
; ^! a: D# f* K0 C. B' |8 n
放到SOC encounter跑自動化layout,不過每次去跑lvs總是有錯誤..
! N3 K( @4 B u+ h- R4 U& }7 K9 m
我去看了一下design comipler轉出來的.vg檔,發現他的wire有些N1,n1的,在verilog是有區分大小寫的..
1 U7 G# g" n5 V' d& F1 l5 f
所以我自己手動把所有小寫改成sn1之類的..之後跑就calibre lvs就過了,下線回來後功能也正常@@"
# {" f* D8 h, P; Q. A
不知道是不是encounter無法區分大小,還是有其他方式可以處理這個問題呢?? 不知道有沒有人遇到過這種問題..
作者:
brianchang0406
時間:
2009-11-3 05:06 PM
你可以在calibre LVS command 裡 加上 SOURCE CASE YES
; }: O J1 v, d6 \. d/ ^+ b: x
LAYOUT CASE YES 讓它大小寫為不同點即可
作者:
yytseng
時間:
2009-11-11 10:11 PM
不是 soce 的問題
/ ^% i; c+ p$ ?6 i5 {9 T0 t
是因為 SPICE 不分大小寫
5 q9 K, [- |1 l* h
你做LVS之前v2lvs 會把大小寫轉成一樣
' L$ m; N) g7 y7 V, o, v+ N
4 \2 f% P0 g; X7 U P
正確做法是在 dc synthesis 就用 name rule 把大小寫衝突都改名
: k/ n6 b2 G; g8 n
如果是你自己寫的RTL 更正確的做法是命名別亂重複 像寫程式一樣要有規劃
作者:
ccs630721
時間:
2009-12-31 11:01 PM
brianchang0406 說的也沒錯~
4 _3 ]7 c( S9 N- N/ j
如果你很單純可以分大小寫的話~
; j! l4 ], r* g
設CASE可以解決你的問題~
+ _# i, R" O% V+ D) K
但是如果你有FULLY LAYOUT的部份
% L, K% c9 x, W3 G. `
不分大小寫~就需要按照yytseng 的建議~
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