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標題: IC設計上最頭疼的問題 [打印本頁]
作者: chip123    時間: 2006-10-13 11:51 AM
標題: IC設計上最頭疼的問題
瞭解一下大家在IC電路設計上曾經碰到過哪些問題。願意分享些經驗者，賞+3 RDB 以上!
作者: treebug    時間: 2006-10-18 07:25 AM
不小心合出非預期的latch。<-新手期常遇的頭痛問題
( X, n4 N- O6 }1 J* d
$ ]# J2 c! h5 ]; g6 M9 y且根據個人經驗, 許多bug都是因為這個非預期的latch所造成。
7 X* K  G! h+ P3 A: w# q) ]: P8 a, `2 Z6 Y* n8 o7 r4 T  v
新手期常會不小心發生這個錯誤,$ L( }# m+ `( ]. w2 v+ ]) z
但其實只要將"case"或"if else"所有的條件及其對應的敘述寫全,1 `3 h2 L2 z$ s) ?+ H* |

2 _. S% k! v5 u2 V+ n$ x2 y就可避免此情形(合出非預期的latch)出現。
作者: binjon    時間: 2006-10-19 01:16 PM
最常見的問題應該是在synthesis時碰到的4 I) s7 W/ r: K0 {6 v
timing問題吧 ，因為學校和業界issue不同
! Y$ M$ ]" `, s0 Cgate cnts vs timing
作者: jordanplus    時間: 2006-10-26 10:42 AM
原帖由 chip123 於 2006-10-13 11:51 AM 發表
' K  a. w! k6 @5 h, e瞭解一下大家在IC電路設計上曾經碰到過哪些問題。願意分享些經驗者，賞+3 RDB 以上!
- g4 C4 Y1 C/ W& S, r7 V  C

/ n; o8 ~* M  a% F6 f0 C其實真的做個一兩年工作後
2 R1 R& j7 V' h. p" d, z. n* [你會發現timing不難啦.....STA看一看post sim跑一跑就ok啦. i& z" C6 v# U- U
latch也是馬上就能應用自如了/ {2 S: v" @4 l! y$ g* F
cross clock domain搞個幾次就會啦
" ?5 l7 f* `$ |# b, w
0 u6 C; v* Y! J0 j$ K, ~6 o# B漸漸會發現自己對system knowhow的不足,$ |% C  y. g, s$ B9 N$ S; u; Z( P$ M
對OS or software的behavior不瞭解$ c4 M' I" U( n$ W% |0 U' z) w8 Q
這通常都等到實際上了機才只能透過LA一點一滴極耗時間的把一些knowledge量出來........& @3 k( q) O6 S1 D( X. T: [3 i
最後才知道哪裡design不meet OS的behavior
作者: waynez    時間: 2006-11-6 11:44 AM
標題: 回復 #4 jordanplus 的帖子
同意，implementation還是末端，真的是有經驗過後，就可以差不多都學會的4 Z; p/ n9 w+ d# G* E. \
真正有困難的是整個系統的設計，或是演算法
作者: henrylai    時間: 2006-11-10 12:59 AM
最困難的是驗證, @, ?- H8 H5 c/ Z# Y( F
要驗證到確認IC 沒有bug 到現在都沒把握
作者: masonchung    時間: 2007-1-3 12:31 AM
我認為最困難的還是速食IP的整合問題5 V7 P" T8 i% ]! A9 ~
一堆天真以為IP很好用拿來整合
, }2 m9 Y- y& v9 A+ e# d" \還沒學會走路就想飛
0 O4 M7 q0 K9 G; i不想培養專業領域人才,只想趕快產品上市  K) Z3 U: ^! n4 w
沒想到,IP還須要軟韌體來搭配
( p& V3 E: c8 O  }% P改不動架構的IP硬是比茅坑的石頭還臭
作者: hgby2209    時間: 2007-1-3 12:45 PM
沒錯 !! implementation 是較容易上手的, 且數位電路在 implementation 過程中有很多 EDA Tools 可以幫忙做 optimize & check, 所以重點還是在演算法及系統應用方面, 這兩方面沒做好的話就算 Design Area 很小, Timing meet, Bug free 也是徒勞....
作者: 西湖水    時間: 2007-3-25 02:47 PM
感觉最主要的问题就是把你的idea变成实现的问题，这个还是很需要的经验的东西，验证也是的，自己没有经验的话都不知道一个设计往往需要验证到一个什么样子的程度
作者: ty0001    時間: 2007-3-30 02:07 PM
開始的規吧!!!!
作者: phoenixson    時間: 2007-6-14 01:49 PM
usage of eda software, knowledge of OS platform, the whole system of design,all those make you boring.
作者: yhchang    時間: 2008-3-1 02:53 AM
以我們做DRAM的公司來說  做IC最害怕的應該就是 製程飄掉吧   這樣子做出來的硬體
9 r. H4 n' A9 d" g' V0 P都模擬不出來    就要一直改版   等到改成功了  大概產品也不用賣了
作者: yhchang    時間: 2008-3-1 02:56 AM
其次是上板子的問題   這跟你的IO介面設計好壞有很大的關係
. a9 o4 W; V! h3 q' B9 D/ N你的IC與客戶的PCB板必須要 阻抗匹配  你的IC的 EYE DIAGRAM必須要大 漂亮
$ ^" d. U7 l$ U  X6 `" U2 C" o( I! C$ w1 [! }" @
然後輸出的驅動電流 要謹慎的決定  最好能跟客戶的IC 差不多  才可以避免互相干擾的問題
作者: mike77    時間: 2008-8-21 12:40 AM
原帖由 yhchang 於 2008-3-1 02:56 AM 發表 , O* e# I/ {0 z6 l- [
其次是上板子的問題   這跟你的IO介面設計好壞有很大的關係5 }: J# ?. k( f$ I5 r- G
你的IC與客戶的PCB板必須要 阻抗匹配  你的IC的 EYE DIAGRAM必須要大 漂亮
5 U: X# X  U8 ^2 Q4 Y0 C% G! x* M& V1 {5 r' K
然後輸出的驅動電流 要謹慎的決定  最好能跟客戶的IC 差不多  才可以避免互 ...
+ }4 K. E- R8 l' R1 Z
高速界面的信号，需要IC和Package还有Board都设计精良，对信号完整性和电源完整性做整体的考虑，才能保证系统的运行
作者: chenwhae    時間: 2008-9-2 12:51 PM
標題: 飄
做類比IC ，TAPE OUT回來後量測結果輸出會隨著溫度飄掉，模擬時漂漂亮亮，常溫時OK高溫不準，這是較棘手的問題
作者: superkido    時間: 2008-10-16 01:16 PM
最困難的是驗證
$ `. W9 V6 ]! A$ s, I要驗證到確認IC 沒有bug 到現在都沒把握
作者: sunny.yu    時間: 2009-4-17 11:41 AM
利用類比模擬節省設計時間 - G, [( p  s: K- u
電子工程專輯 - ‎15小時之前‎
- Q) b: E; j: A8 r  Q- U2 N( ~+ u[摘要] 如今的電子設計已不再僅屬於類比工程師的領域了，不過，雖然大部份設計已經轉向數位化，但一些選擇平衡電壓和電流的設計仍需運用類比技術。有時，類比工程師的工作只需一根鉛筆和一個計算機就能完成；有些類比工程師則要把電路試驗板拿到試驗室去繪製，而很多 ...



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