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標題: 你也對混合信號 SoC 投以懷疑的眼光？ [打印本頁]
作者: chip123    時間: 2006-10-26 02:28 PM
標題: 你也對混合信號 SoC 投以懷疑的眼光？
對於這篇文章，你最同意哪兩種說法？為什麼？" v8 o/ ?- e0 p" Q# i

0 q0 F. b1 n/ r) |% m& a  H# u- v設計工程師對混合信號 SoC 投以懷疑的眼光
- ~# N6 d2 j" N  P類比 IP 為SoC 設計所提供的功能是有其必要性的，但整合所帶來的挑戰，讓類比 IP 無. r! k. k7 G8 p
作者：Ron Wilson，EDN美國版執行編輯 " j% v+ n& Z3 w8 F( W
http://www.edntaiwan.com/article.asp?articleid=4689: @5 \" m8 M! t& c& G2 w0 ?" Q* @
+ P* z) W! s% G9 X5 ^% ~, k, F
從消費性電子市場最容易學到的一課是：整合為王。行動戰勝可攜式。掌上型戰勝行動，而襯衫口袋型又擊敗掌上型。即使像遊戲機這類桌上型設備，漂亮的外形和低製造成本目標也是要靠更高的整合度才能實現。此一趨勢並不限於低成本的消費性電子產品。軍用、汽車、醫療，甚至工業應用也不可避免地要擁有消費者期望的性能。這種整合的趨勢大概只能讓最大量和最小量的系統設計可以存活。6 f. d7 ]2 k. O8 d

/ \9 b0 B: l. N3 Z, M- z* a但是，傳統的整合工具SoC（系統單晶片）正面遇到一個技術障礙。SoC 的發展過程是儘可能地將系統中的數位功能整合進來，直到晶片外沒有留下太多的成本或功能。但這種方案最終卻侵蝕了自己成功的基礎：當沒有什麼功能可以被吸收時，整合就到了盡頭了。今天很多系統設計正逐步在往這種狀態接近。SoC 已經吸收了所有數位區塊，只留下一些一般商用而大宗的部件，如主記憶體和被動元件。多數系統仍在精密類比電路或射頻部分保持相當大的成本與功能，這些部分還位於 SoC 以外。於是，這些部分也就成為 SoC 整合要開發的下一個領域。
作者: masonchung    時間: 2006-10-26 11:37 PM
混合信號SOC所以難做
& {2 A- I* l" s/ Q6 q% n根本原因在於類比工程師只會跑SPICE,數位工程師只會用HDL+合成軟體
6 L% g1 o/ s7 i7 h而兩者都會的混合信號工程師卻是只會做小型ASIC,類比和數位均不精通- s" `" w. n5 M  l8 W7 |
至於類比音頻電路和射頻電路的小信號部分本來就與製程有高度相關性- V/ U0 ]. |9 P/ I
數位SOC要求的製程和類比製程不易一致/ v1 t1 i( d2 a8 L7 {9 {5 \5 {, L
就算做出來,在測試方面更是一大挑戰
作者: ming    時間: 2006-11-15 03:01 PM
標題: 回復 #2 masonchung 的帖子
Soc 最大的挑戰,是現實問題!
+ L" p5 ]5 K# `1 Q1.為甚麼需要SOC?, S6 p9 o/ _2 Y5 i( D. C+ O+ m7 \9 Q
因為製程進步,每一個相同面積可以塞更多東西,但PAD所須的面積卻改變不多.9 i, q: A" k0 W
也就造成PAD limit 嚴重,當然是能把主機板上的功能都做進來最好,但事與願違
0 R: x( f& e4 V; M: c- sa.spice model 越來越不準  C/ S! `. P0 Z: a
b.光照越來越貴,動則數百萬數千萬.5 T" F* P) N" L& ~0 ~! u: R/ R
c.類比線路很會挑製程,換個製程幾乎要重來.) v  C( X( F5 c) G% {
d.類比線路通常會tape out 好幾次,功能才能穩定.高階製程成本太高.
9 G: k) L# K1 _. [8 Ge.高階製程電壓過低,類比線路不易設計.! O, P1 D: P% ~8 K
f.雜訊過高,且不易消除,設計的成品,多半只能歸為function work ,performance 太差.頂多能賣大陸而已.
; k: f" Z) {$ U/ }$ m2 @g.軟體支援不足,無法增加模擬效率.Multi-processor 支援不足.
- |& _/ U" V# l/ th.光照與軟體成本過高.一般中小型design house 無力負擔.
( z0 V- I! ~( {5 P: e6 @i................好像講不完
作者: jkchien    時間: 2006-12-4 03:32 AM
原帖由 masonchung 於 2006-10-26 11:37 PM 發表
- w) @5 g% s. V9 f, x混合信號SOC所以難做
& n* R; J# l+ b1 o根本原因在於類比工程師只會跑SPICE,數位工程師只會用HDL+合成軟體  f4 M& M+ {' U8 G7 O
而兩者都會的混合信號工程師卻是只會做小型ASIC,類比和數位均不精通, W$ A3 Y% _" Q9 O3 B- C" u
至於類比音頻電路和射頻電路的小信號部分本來就與 ...

( \7 {5 H$ Q8 B- B  i8 h+ ^
1 R, t4 z, r5 X支持論述: o8 Z+ \  V/ h# }3 k! P
這呼應某一篇簡老師提出的看法，要從教育訓練著手，養成優秀且專業的工程師人才，才能減少研發損失
& _, D7 E1 [: y! {1 E% Mhttp://www.chip123.com/phpBB/viewthread.php?tid=2211&extra=page%3D1' J  t9 P: c# e" P6 l7 x6 O$ v

" Y- G) e. j2 b  {# O/ e政府花大錢在教育訓練上作HDL+合成軟體，並且在大學以及研究所因為採用CIC的下線管道，所有的元件庫都是由CIC提供，所以研究生或是學生都只是看到layout box，沒有對元件特性或是cell作實驗測試可靠度，所以到了業界以後，就得不斷燒錢去測試可靠度。再則電路設計工程師對於佈局設計並不清楚，所以只是養成了電路設計和SPICE模擬能力，欠缺佈局設計以及佈局後於製程光學顯影等觀念。設計出來的電路縱然很了不起，IC就是function work，low yield。百思不解。' h$ A% ?% k$ m9 L" N
7 q8 ^( u* b- \
簡單而言，就是教育養成了只會設計電路然後套用 IP 的工程師，佈局也仰賴自動化的工具元件產生器，結果項是在玩拼圖遊戲，且系統整合除錯能力下降，所以設計出來的產品可靠度不高，除錯有障礙，何況軟體模擬器真的可靠嗎？9 l# |, y; F- X9 n' W

/ d+ S4 \8 n9 p8 d' d0 n8 v: V我舉例
4 R' M; [: X; N) c9 |& Y最簡單的二級放大器，電路設計工程師於SPICE模擬，和佈局後模擬post sim就真的可以相信嗎？' _% E9 p5 o+ ~
當調整出電流大小和beta值，製程以後就真的會有Beta倍嗎？
' P# O5 e3 W& Q# n. B8 S答案是否定的，因為任何電流增益，如果是佈局工程師沒有正確的佈局設計，電流增益就全部毀在佈局工程師手上。另外Layout extract 的command file或是Rule file真的有完全萃取出寄生元件嗎？有沒有遺漏？/ x* e/ _0 L, _, U/ ~

9 s( u5 {- V5 K2 j* \: ^! C如果上述問題的答案都是不確定，於是很多人說自己做的IC都一次work但是公司並沒有賺錢，那就是function work，良率不好，產品不穩定，當然不會賺錢。& x* Y8 |9 A7 `/ w

0 K! f2 {1 X' x+ f另外，越是先進的EDA Tools 越是養成沒有基礎能力的工程師。可以推論出將來有一天，佈局工程師將連MOS都不會畫。電路設計工程師受到佈局工程師能力只有如此，IC也只能function work.，那就是產業界悲哀的開始...燒錢x3次→倒閉。
作者: f888888x    時間: 2006-12-6 12:05 PM
標題: 回復 #4 jkchien 的帖子
我是 SOC 的新手
  I* M5 C6 R& _0 ^, v- A2 \5 P4 l' a如果發表不當還請指正: P$ Q- V9 ]; [! N$ r0 x
soc 是否包含 可堆疊的 sip 技術
9 C1 Y; C) P5 Y& ~% H" S如果是 每個人還是專精在自己領域% I! s, L% X) L  V5 n- Y6 c' }6 d9 t* n0 u
致於每個領域 module 所需要的界面
7 H9 U1 @# [# d4 n( U: I/ B! H看要如何定 ?!7 \8 @3 y! e( K1 X6 }
才能各取所需* e2 u5 j# a) L
還是各領域的大家一起討論
1 B1 L: s1 J! w# ~0 X- S% V取得共識 or rules
作者: windflowerz    時間: 2007-3-20 05:24 AM
哇，好難，當場都沒敢去攷試，氣死老師暸
作者: niefeng_20    時間: 2009-8-14 07:45 AM
技术永远是在发展的  而且很多时候都是被趋势逼出来的  所以我相信soc绝对是趋势的



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