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標題: 你最想瞭解IC LAYOUT哪些方面的知識? [打印本頁]
作者: chip123    時間: 2006-12-8 12:57 AM
標題: 你最想瞭解IC LAYOUT哪些方面的知識?
這是IC LAYOUT的知識盤點？大家都關心IC LAYOUT的哪些知識？
作者: bboaa    時間: 2006-12-19 05:45 PM
有點籠統,可以在後面加上詳細說明嗎?
作者: f888888x    時間: 2006-12-29 03:35 PM
:, ^1 [, ]1 R- r7 M) U8 c
        建立扎實的技術吧!!
- X0 X6 y! _. U        提供兩個網站有很多資料!!
9 w2 _9 P" {% ~. M$ R        
  r. T7 a  X9 H0 Ahttp://www.opencores.org/
. D& q0 _" h* J/ s9 s6 mhttp://www.veripool.com/cadlist.html; v0 x, B8 b+ Z& t  ?
9 o& D3 ]: u  W
    找些主題大家來討論?!
作者: masonchung    時間: 2007-1-18 12:19 AM
這些免費的EDA有人用過嗎. G, W# M3 I/ e: O  o- A3 t. q3 f
聽說真正先進製程的公司& X8 u& K3 Z: N7 b& {+ Q
或是做CPU的大公司
' j) a$ @% {" X" G# `: C都有自行開發相對映製程的EDA軟體喔
作者: sjhor    時間: 2007-3-26 10:47 AM
我是屬於技術人員  所以喜歡看揖謝技術性的文章; V. _7 r- e3 P7 z
像類比IC  有許多的 layout 技巧
7 h8 u4 O  Z3 S) }. N大部分都是  發生問題之後  才有解的6 f" j# |5 g) k+ ^# j
只不過  這一部分  只不過分想者並不多
作者: woo240    時間: 2007-7-30 06:08 PM
我現在還在初學階段' y7 A* O$ v9 `1 C* l; S. S4 ^
想了解的是比較詳細的佈局規則跟內容
" n  N1 f7 d" ^/ L例如：要以什麼來畫電阻會比較好？電阻值要如何電算？跟邊界有何關係……這類的
作者: spawn0824    時間: 2007-7-31 11:40 AM
想了解layout的基本電路元件 guardring transistor resistor contact...等的新的方法,現行的device gengerator有P-cell,MCell都有針對此來簡化layout在基礎電路所花的時間.
作者: superfool    時間: 2007-8-17 11:38 AM
我是個新手，想了解一些關于layout的布局擺放，以及具體需要注意的問題7 y) v( C& ?) [" Y
希望能和大家一起進步
作者: moneling    時間: 2007-9-5 12:33 PM
製程相關技術 -- 有哪些新的及特殊的製程;及元件的物理特性和寄生效應7 E* p6 I* H( {8 x
電話的動作原理  -- 對電路沒一些最基礎的了解,layout會不知何畫起
作者: jiming    時間: 2007-9-5 06:33 PM
這個版 從 主題：帖數= 132：1308 的比率來看，如果真要對大家都有所幫助的話（除了好康相報之外），討論區是否到了該有所調整的時候?!$ Y7 b2 y1 f8 L/ ?, m

/ }9 h, \4 {! O: h先前有先進建議區分成：Fully Layout + APR + Physical Verification (整個  Backend)
4 S3 c7 a" p: Y) V. x  t也有友站區分成：
# B$ P4 `5 y, d6 C7 o+ A7 H' [9 {
* J" {" L/ `- D, ]- G/ cCircuit & Simulation7 q# M; g1 u, h; S
Circuit architecture / Composer / Simulation / Analysis & others related to circuit design: S$ C' @7 c5 F

( ]& b9 h( l9 dLayout & Verification
9 j6 f+ F- L+ z) cLayout design / Tool / DRC / LVS / XRC / Place & Route / Reverse engineering & others related* \/ v# y( N6 f  [

  s7 T2 y! ?6 X7 w! z6 `Language & Programming0 p' q& q4 A+ V/ y: f( ]! ?- k  {
VHDL / Verilog / Testbench / Synthesis / Tool / VI / AWK / UNIX cmd, etc.; e" k/ `. w; G$ {
9 S& A4 H! R8 p
General Topics5 _* {3 q) b3 U; `
Roadmap / Direction / Discussion / Story, etc. Any other topics related to IC design and layout.
1 s' M+ e* p! j* }4 e& k0 {; g% S
長知識靠大家！大家以為如何？
作者: 君婷    時間: 2007-9-10 05:06 AM
對初學者的我來說，calibre 驗証中的DRC  LVS 的錯誤訊息及設計規則中的command file 內容是否全看的懂 ?為應徵 工作前必須務必作到的!
: S. Q5 S0 Q' U8 z像drc  lvs  裡的除錯訊息 似乎非直接以一段完整的英文清楚表示那裡出了問題。( u$ I4 j4 j1 x: j
小妹希望能徹底了解除錯訊息 所要表達的意思!( @' K0 m9 R2 J
而像drc的command file裡有說明了所有的各層材質間的設計規則 ，如間距、寬度 等等!
' X7 s1 T3 s, B1 D, ]- p如果看的懂內容  就不用一直測試 各層材質間的距離多少等等!. O2 J0 v& R+ l% d6 A7 A( S) W
但這裡就是搜尋不到有關 所有訊息 所表達意思的文章!/ b! x# j; V7 c( r( C% Q
小妹是想徹底了解跑calibre時  錯誤訊息所表達的意思^^6 m4 G/ V% A$ V& I7 b2 y7 S4 D
相信能讓初學者除錯能力升上許多  是吧^^
作者: endonelee    時間: 2007-9-10 01:41 PM
原帖由 君婷 於 2007-9-10 05:06 AM 發表
* H, [' O! I2 O* ^7 ?! t8 G5 t對初學者的我來說，calibre 驗証中的DRC  LVS 的錯誤訊息及設計規則中的command file 內容是否全看的懂 ?為應徵 工作前必須務必作到的!2 C/ `" H  M0 C% X6 j7 |' c
像drc  lvs  裡的除錯訊息 似乎非直接以一段完整的英文清楚表示那裡出了 ...
/ T% @+ b, H* w2 ^4 d  Q2 L8 r7 i

  _, M4 U, X. }- X% }3 D. X關於DRC的錯誤，說真的不應該以cmd file 的為準，應該是以fab的TLR(topological layout rule)為準
7 H, L. a5 Y; X2 b/ o  @因為那是正式的文件，cmd  file 正常來說應該是要可以將錯誤完全找來，但是cmd的寫法因人而異，
! ]# p. u. _0 [1 q& S" n所以有時會有誤判的時候，由cmd 去找rule這好像反過來了。7 K1 @; C; c* W  B( m/ k2 v
6 V1 w7 i9 [* h. o
建議應該是先找文件，邊畫邊查，或是看完了再畫，這個看每個人的習慣。1 K* D+ g+ T2 `* Z

5 U: c! A4 ?6 p$ V8 O3 D1 YLVS的部份這個比較難說明，很多是經驗找出來的，所以下面的說明看不懂的話請多包含(個人表達能力不太好)
% l9 I5 E9 M$ R7 d  t7 r( L
# q2 w  x* A  V. `* j+ q7 qLAYOUT
- l# I# ?. L+ J最TOP的cell打的text，跟相對應的metal接觸到之後算成一個port點；對應於netlist 最top cell的pin點. n# O, U) R$ c! o' U
ex:
  s: R8 B% j) V% u* w7 F
6 _4 b4 k* a! Q8 Z2 z+ _layout 的cell上面打了top  metal 的text A、B、C、VDD、VSS、clock
2 a+ a* E  y# u* m8 U- O在netlist 的top cell看到的
9 d# H; ]8 H3 p9 U4 y% s8 b.subckt topcell A B C VDD VSS clock
0 y3 b9 m5 [2 k# q% `' w
- Y6 i1 r2 b; _以上應該相符合
$ W$ J! ~& |2 a
  I) Z0 Z+ ~) N& M% F如果一邊有缺在lvs 就會出現 多出來的port 看是在layout 還是在netlist
3 S6 \* M" |# O5 o- F3 p===========================================
3 v5 q! i  L1 }- k$ Y/ m( ]% c. oport對了後先解short問題，vdd&vss有short這就不用玩了
! d9 i- |# h8 V' b" y1 T  X4 I這個部份只能看report highlight的部份去看了這個真的看個人的眼力@@% Z0 G0 J% _$ H2 l$ ]% S

) m4 P" z' ~2 P" N' Y2 h再者看有沒有soft connect; B$ O, ]5 w" }
這個部份在有多組電源名稱時會發生
1 E" ^5 ?, k; P# {% [) iex : DVDD DVSS for 數位) `* h  z1 [: j
      AVDD AVSS for 類比
6 j& y7 g7 @5 _4 u! I      VDD33 VSS33 for IO ring使用
* C# H  ^8 j) h( \, J, E8 M, C6 v
1 v2 b  E2 T! w正常gnd在sub 實際上都是接在一起的，但是在這個情形下會產生在底層short的情形
+ n$ P3 J$ g. |( S! l# w現在的cmd通常會有一層psub2 或是相關的層用來把sub切割成二塊，以利LVS的進行。
& Y- Q! P5 P  o) W, f==================================================/ j0 J3 Q  g- c
其他一些比較平常的狀況' B$ `' E: ~' I1 g( h6 T2 I  e' p/ ^- `
layout 上2條net對上 netlist上面的1條net
1 R2 W' g8 ?& V===>通常是open掉了+ U8 `' ~6 Z* x. W& \+ d: i
layout 上一條net對上 netlist上的2條net 1 {: C+ J6 {6 r/ a; ?% `& g
===>應該是short到了  Z4 S  o& ^3 _: k7 {, l
+ V2 Y# b  r9 O' c& k0 s
2對2 互換的線
5 R7 D! `( |8 N2 z' e& D) i你應該是接錯了，換回來吧，不然就是一種情形gate的設定是不是有change到: N/ G" F0 T- m- B3 p$ V
這個是在串連時常會發生，雖然function可能是相同的，但是還是換回來比較好。
4 G$ c4 f6 v: X" A6 ]這個好像在cmd 有選項可以調整的
3 |0 l4 Y5 ]5 m1 u" [  P==================================================/ Z; v0 Z8 z" d1 B* [) w+ K5 H3 s3 R
有時候看看文字的report上面會有很多訊息的，但是不知為啥很多人不喜歡去看....?_?
' C6 H$ q) C& X9 J2 ~是覺得煩還是看不懂?
, D. i: }' m/ i6 s3 {. b像一個nand2 看是認出來為一組p並連，n串連...有可能是沒吃到power或是gnd，3 w, I- ^1 y  W$ L
因為基本的閘應該都會被找出來呈現的，像nand2, nor2, Inv, 這些。' \# ^. a' i$ ~$ F4 Z# V$ x( P' g
==================================================
+ _, h8 L8 t* J0 Z1 G: f5 H# M, i- p/ M2 W! ^: i1 o. ?
個人在工作上是用calibre的，上面僅供大家參考....LVS的除錯有時用說的真的不容易表達
' z& s. b' f0 W; o3 x& O希望對大家有的助益。
作者: 君婷    時間: 2007-9-10 06:49 PM
很高興有使用calibre的人回答經驗!
6 Z3 D7 @1 W1 z; i' f  V' l7 Q小妹剛學畫layout時乃利用drc時的錯誤訊息來得知各層材質間的最小距離後才作資料記錄起來，然後發現drc、lvs 好像都是根據command file撰寫出來的規則，所以才想要了解command file內容來得知設計規則，就不用像剛開始一直利用除錯來辛苦得知最小rule 。
+ t' F5 v' F( z6 w; D. m$ q4 _( t7 P% Q9 E' R
但fab的TLR(topological layout rule)  請問我要去那裡查呢? 是要與晶圓廠要嗎? 因為我很想知所有規則免的我浪費時間 測式 各材質間的距離 寬度等...
+ k& v8 M5 b* r還有command file好像各EDA  軟體的  撰寫語法似乎不同，所以並沒作者為它出書 讓大家看的懂
1 ]! y; I1 U, i; X' ]# P; g! wcommand file內容吧 ?
5 w( T$ r5 L( }- d3 F& a我只知 自強基金會 的ic佈局課程中有教，但真的都沒出書或網路有詳細教學的嗎^^6 d) F0 t' C, H, l! I: Z% @) T
目前暫時還沒找到呢!
% }9 z0 k8 P/ M1 j& f這是小妹目前的疑惑，相信很多與我一樣的初學者應該也會遇到這樣的問題及想法 謝謝^^
作者: endonelee    時間: 2007-9-11 11:53 AM
TLR...跟cic應該要得到吧，要不到就很其怪了，沒這個正常不能去layout的。1 d# c8 d$ F7 F9 @6 t  H
這個在公司還是算機密的文件...因為這個是公司跟fab簽約後才可以download的。
( W( O, R. E3 S7 Q% t! \
4 `+ u2 U" q0 V4 ]7 Y3 }/ j各種EDA的cmd 寫法是有些不同，但是很多部份是用羅輯運算的，其實看起來是不會差太多，8 ~5 v5 a& g% q) }( N) m
只是一些指令的不同。
; T! E: a/ N" S3 Q9 c* U' A# a2 @$ L, a2 X5 ]. L" N0 ]$ s
這個部份真的沒看過有書@@，因為每個製程不全然相同，而指令的部份通常有說明書...; A9 l; V0 D* K! R+ T% A" Z
所以這個部份主要是查指令的工具書看他的寫法吧。
作者: Winters    時間: 2007-12-19 07:14 PM
小弟我比較希望知道的是未來發展的前景吧，畢竟努力去學習的東西
( {% R& ?4 }$ N# Y9 {# Y/ q在未來竟然會被拋棄，那倒不如不要學。
7 _) R; l8 O' ^- [! _因為我現在真的滿害怕以後會選錯道路(包括LAYOUT)萬一以後畢業5 h7 q0 J- {; u% B9 M* S9 N
找不到工作該怎麼辦，即使技術非常好，但是市場需求已經達到飽和值。( G# N4 l5 f& g, [3 p  Z; x
那不就是拼命唸電機卻換來了失業嗎，只不過目前有關LAYOUT的未來似乎討論的並不多。
作者: yhchang    時間: 2008-2-5 08:20 PM
我作為一個RD 最想了解的是  x0 }+ B# |' h
LAYOUT在畫不同類型的電路時: l4 Y/ e7 H* Y( X7 x0 p
佈局的方法是否會有所不同?
4 g, A% D( G9 t# ~, p8 t
- P& F% V2 ?: ]7 `還有LAYOUT為什麼可以一眼看穿這個電路的連接方式. n  p- K9 s& x" Y) A8 x
但是我們這些很少看LAYOUT的RD 就會被一大堆顏色$ A+ g7 i& V3 H: i: Z0 A
給迷惑住.
作者: ynru12    時間: 2008-3-25 09:47 AM
希望可以學到layout上的技術~# Y8 R8 o% ?6 H1 m' M, p1 ^
像看到一個電路，就可以快速看得出來最後大概的圖形架構!!
作者: yhchang    時間: 2008-7-17 07:51 AM
我想除了可以很快看懂 LAYOUT之外
2 s8 [8 B( E8 r0 s& i6 C還要懂得如何 畫 RLC 與 MOS 才能夠抵抗PROCESS VARIATION 的技術
作者: semico_ljj    時間: 2008-12-4 08:58 PM
有人教有好项目，学的才是最快！
作者: 592gigi    時間: 2008-12-30 01:29 PM
哪个方面都想要了解。。。我发现我什么都不懂。
作者: meteor523    時間: 2009-4-28 04:42 PM
我layout的速度還是很慢0.0
* o8 W2 h5 A9 k8 s; l) P( H2 B希望能知道更多比較快的方法
作者: kevinpu    時間: 2009-9-3 09:14 AM
我想知道ㄧ些tools的使用技巧和方法2 _" T0 M5 c+ S3 j* Z2 j6 ~) S
因為每ㄧ家公司的要求和做法都不ㄧ樣
作者: fish1121    時間: 2009-12-17 12:54 PM
還在學習製程的資訊
# x$ _3 Q' W  q  @5 M* oic layout是艱深的領域阿
作者: liu.leon    時間: 2012-4-17 10:07 AM
回復 11# 君婷
作者: liu.leon    時間: 2012-4-17 10:08 AM
OOXX.......................................
作者: alden2262001    時間: 2014-9-22 10:23 PM
哪个方面都想要了解。。。我发现我什么都不懂。++++1
作者: 188    時間: 2020-8-13 10:54 PM
還在學習製程的資訊0 L! ~. Q5 l4 m3 r% Z5 T
ic layout是艱深的領域阿



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