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標題:
請問PLL的BANDWIDTH為什麼是1/10的reference frequency
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作者:
ahoku
時間:
2006-12-26 01:14 AM
標題:
請問PLL的BANDWIDTH為什麼是1/10的reference frequency
請問先進,
! S% f* {( t5 n
PLL的BANDWIDTH為什麼是1/10的reference frequency,可以用清楚的方式解釋,如果式子的推導或許會更多,我所知道是穩定度考量,才設限1/10,
1 _3 } Q, E9 ~6 V$ m
1/10是以什麼條件才成立呢 謝謝
作者:
evantung
時間:
2006-12-26 04:48 PM
個人認為, bw設1/10並不是為了穩定度的考量.
: S }" I1 L2 w% D1 l _5 B
而是為了, 減少reference spur而設計的,
; H" ~/ j! V- y- d( H
但1/10一般來說是不夠的, 至少都要1/1xx, 1/2xx才夠!
& i2 d/ u5 G' x6 @7 z* z
因為這是trade off的考量, 當你BW做的愈小,
$ o7 f# z) i& P( ~5 R f% ~
VCO的noise就會濾的愈少! reference spur也就愈小,
% j. `, A" S% e3 Z: x* q) I' c
所以這是要看應用再來考慮BW要做多少!
作者:
andy2000a
時間:
2007-1-17 09:37 AM
low pass filter 2 order 對系統來說是 3皆
- K3 L& k) [- x. Q v0 H
那 如何挑選合適的 filter ?
5 b+ Y- q" ?) n
trade off 考慮點
3 C4 B( k" i6 l( u( {
/ I0 u7 Y( [- F2 v- W2 p; W
還有 hspice 能 simulation lock range & capture range 和 frequency ..
; L! q) u5 I& ~) z5 a# |8 S6 a
公式可以推出來 但是很想知道 , sim 和 real chip 會差多少 .
作者:
evantung
時間:
2007-1-17 11:35 AM
大部分的pll, 在loop filter應該都是選用passive 2 order的方式
! M C0 o9 a; M
而且, 每個都長的差不多.
: Q* L4 X4 I- W( h% g
而差別就是在你的pole, zero要放在什麼位置!
* K- I- i' c5 T6 l6 g
你希望filter是濾掉何種頻率的雜訊! 什麼時候可以鎖定頻率!
1 W0 n3 P6 L, u' [8 S. n" t5 }* O
至於你說的sim和real chip差別, 那就跟你是在那裡tape out有差囉!
- O- m e# P& L3 `% L
TSMC和T like良率一定差很多, 還有你的架構也是有點關係,
. K% e, t& N6 e3 O( ~% m( [
LC tank我認為就比ring oscillator還容易不準!
作者:
lunch
時間:
2007-1-18 03:30 PM
標題:
回復 #4 evantung 的帖子
LC tank我認為就比ring oscillator還容易不準!
2 T g6 ^7 Y- G6 q* Q5 \! V- X
( s3 C. y) k. `
不知道你指的是simulation 與measurement 比較之結果
; d8 e9 J9 k1 m! s' n) D. S
還是量產後之良率?
* ? v) J0 n' z
on chip Inductor 應不會有多大的variaton
0 d T" _8 ~5 H: G' W/ i/ E
Varactor 及MOSFET 與製程變異較有關
- \' X( R, E8 a8 @. M( T6 w) @
LC cross-couple VCO在設計時 只要有FET, Inductor, Varactor 的RF Model
5 ~/ x* @% w( t0 y1 c9 W/ i
另外 再注意Layout 的parasitics 量測結果應該還算 OK
: t& M, O* f" f, P
關鍵在於process的穩定度 只要每個Lot都能控制的好 不要差太多
7 r u# {7 ` `! h+ o: v2 R- ]
一般而言 都能根據measurement 來修改 在下一次的MPW tune 到所要之freq range
L' I* n+ }$ S) ]1 s! [' w
量產後之良率 就與foundry 製程 穩不穩 有關了
作者:
lunch
時間:
2007-1-18 03:32 PM
標題:
回復 #4 evantung 的帖子
LC tank我認為就比ring oscillator還容易不準!
' E2 ]2 \6 U) d; V
8 k! x9 l2 h+ O, F0 b) l, }7 m
不知道你指的是simulation 與measurement 比較之結果
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還是量產後之良率?
' N" g) u- S$ Y* M
on chip Inductor 應不會有多大的variaton
' C( `9 [8 u; s/ z& _
Varactor 及MOSFET 與製程變異較有關
* v2 w" C" a7 M/ {5 ~
LC cross-couple VCO在設計時 只要有FET, Inductor, Varactor 的RF Model
0 r- _/ }$ |- `. `8 x/ G! i7 M
另外 再注意Layout 的parasitics 量測結果應該還算 OK
7 N1 k! x4 D' @6 W' n- `
關鍵在於process的穩定度 只要每個Lot都能控制的好 不要差太多
9 K: ?. e8 h5 Y4 B% d
一般而言 都能根據measurement 來修改 在下一次的MPW tune 到所要之freq range
! a5 U! g" c9 _( n. {
量產後之良率 就與foundry 製程 穩不穩 有關了
作者:
monkeybad
時間:
2007-1-18 03:34 PM
標題:
回復 #1 ahoku 的帖子
PLL的頻寬為什麼必須要小於reference frequency10倍，我想可能是穩定度的考量吧
6 _: z2 j$ ~# P" T9 {6 S* E# c1 o
以穩定度的觀點來看，
2 t1 L+ ~4 P; S; N% _: ~. K
假如PLL採用的是CP(CHARGE PUMP)的架構，在推導CP公式的時候，我們是用連續的系統去近似一個離散的系統，而在設計loop-filter的時候也是根據這連續系統推導的公式去計算極零點的位置。
4 n# a7 l" y1 T6 f h4 a. ?( U
CP是以reference frequency來充放電PLL loop-filter的電容，是一個不連續的離散系統，而我們以連續系統去計算的話，當然希望CP越接近一個連續系統越好，也就是說reference frequency越快越好，偏離我們推導的PLL transfer function越小。
7 I2 ^4 ]5 U+ v. V$ U
而PLL的Bandwidth表示PLL系統的反應速度，當PLL Bandwidth與reference frequency(就是CP充放電的時間間隔)兩者差不多的時候，CP非連續的非理想效應就不能忽略了，因為PLL系統也會對此非理想效應產生反應，而當兩者差越多，則CP非理想效應影響越低。
7 p7 M5 d. h N' @
所以理論上PLL Bandwidth比reference frequency低越多越好，但太低的話PLL鎖定的速度會太慢，而且電容值也太大太佔面積，所以一般經驗值用大概小10倍即可保證能穩定，但實際上還是要靠HSPICE模擬過後才知道確實的情形。
2 E8 G. H% q" P7 u1 v& h2 T
這是我個人的想法，提供給大家參考。
) F3 f$ c D/ ^! c7 t
也許有更精確的說法或是其他考量 希望各位先進能指正或一起討論
作者:
evantung
時間:
2007-1-19 11:06 AM
monkeybad的說明, 真是太淸楚了, 忍不住要讚美一下.
, J2 u+ j2 J2 i: ?, x% V
5 y8 C8 @1 B; \4 i
另外, 我不是指量產後的產品囉!
作者:
tommywgt
時間:
2007-1-19 12:06 PM
我也給7樓按個 "好"
. p% L& V( z) Q
$ K0 A1 L* B) @' b
補充一下給大家參考
; c1 F+ x* o* C+ Q- k( v
( Q9 r8 b# ^* J9 t r. H, |3 d H
在ADPLL的設計中考慮到locked後的phase error的話, 這個值太小是會有問題的 (太大肯定是不行的), 在只要lock frequency時, 反而沒有這方面的限制了
" ~/ O5 @! q& D \% n
有時下線成功跟失敗的差別會變成lock phase 跟lock frequency的差別而已
作者:
ahoku
時間:
2007-2-17 10:10 PM
標題:
謝謝先進們的指導,另外再延續9樓tommywgt的結論問一下
在locked 時,phase error小,是指 pfd相位己鎖住,由pfd的dead zone所產生嗎,如果是這樣的話,這種在time domain是什麼樣的jitter呢,個人看法是Determination jitter(DJ) ,這種Jitter是否看規格可否容許來決定嗎 ,如果想改善要改那裡著手呢,
3 i5 J! Y& [6 q1 F% o* N
再著想請教一下先進們,下線完測量,通常是那幾個 paramter跟預期有很大的出入,謝謝
作者:
tommywgt
時間:
2007-2-19 01:41 AM
在LOCKED時, 所量到的JITTER, 可能造成的原因錯綜複雜. 很難幾句話說明. 其中PFD的dead zone也只是原因之一
/ x1 b D% C" m3 ^6 R; _
: b9 |/ x) p: }; L1 m. b: E
我個人認為由VCO本身所產生的JITTER比較容易表現在CYCLE TO CYCLE JITTER, 由PDF的DEAD ZONE所產生的JITTER是因為在這個區間內PDF不會有反應, 使得PLL無法TRACKING這個區間的PHASE ERROR, 因此在TIME DOMAIN中LONG TERM JITTER時應該會多出這個DEAD ZONE的JITTER大小, 我個人認為這個JITTER在JITTER STD DEV中不會是NORMAL DISBURTION, 而是比較像ZERO MEAN WHITE NOISE的型式. 這個JITTER值是否為你所說的DJ我並不曾好好研究過DJ這個名詞, 在Lecory的一份WHITE PAPER中有詳細介紹JITTER的種類及量測方法, 有興趣的話可以上www.lecory.com找一下. 不過我在量JITTER時都是用高檔的示波器量的, 所以那個PAPER我只有看過就沒再仔細研究. 但是如果你想內建量JITTER的BIST的話可以參考一下.
1 M5 k- l: V5 S4 H8 j( E
7 I8 d! c- s$ Q: O
很多PAPER宣稱可以做到zero dead zone, 這部分我非常懷疑, 這部分我曾經跟一個有名的教授討論過, 他的說詞是在某種程度之下就可以視做zero dead zone, 只要電路跟模擬能說服人, 他們在review paper時也就能接受. 反正呢! PFD的dead zone愈小愈好, 在我看來, 好的PLL還是要Fully做.
0 x- n& w4 P& G, T9 H' ^( j/ L2 C
5 u& Z5 d. E7 }" x7 I9 m& p
在我做過的8顆PLL IC中量到的PARAMETER出入大的...好像都是CLOSED LOOP差的比較多, 我想可能是模擬時間不夠久或者CASE不夠多, 但是大家都知道那個模擬好費時, 所以.....哈哈
: B. J4 h Z$ [# X5 }8 \7 @
單一MODULE的量測都跟SIMULATION沒差太多, 每一次的量測值都是在TT跟SS CASE之間(比較接近TT), OSCILLATOR的工作範圍因為會比模擬的小常令人覺的很不爽.
, H7 A* U; [+ t( P, n
- T) w# w/ l* [& V$ ^ M& @
你現在是學生嗎? 碩士班? 加油吧! PLL的電路都不大, 但是細心跟苦工倒是不少...
作者:
finster
時間:
2007-5-19 12:00 AM
我不知道大家在設計PLL是參考何種架構與理論來設計的
+ t+ u3 P: E/ P
就以我個人以前設計PLL的經驗,我一方面參考IEEE Journal paper,另外一方面則是從Behzad Razavi所著的一本"Design of Analog CMOS Integratd Circuits"中學到如何設計PLL
) @ h) ^5 V- c3 w1 v2 v
在設計PLL時,因為PLL是屬於一個閉迴路system,故而它裡面的子電路的各個參數都是習習相關的,亦即每一個子電路的改變與變化都會引起連帶反應
7 Q( z E5 S; o; `( h
在Behzad Razavi的書中有列三個很重要的參數,分別是charge pump current, damping factor和vco gain,這三個參數會決定整個PLL的performance,而其他如PFD, pre-div和pos-div較屬於digital circuit,所以就比較不是那麼重要
) ]% M) n+ L# j) o' P" a' U
就以我個人以前設計PLL的過程來看,PFD雖然有dead zone的issue,但它並不是造成PLL中jitter過大的最大主因,一個PLL會不會動,有沒有好的performance,幾乎都決定在charge pump current, damping factor和vco gain三個參數身上,其中又以vco gain最為地重要
. z& b5 o8 t3 d0 u4 X
vco是整個PLL電路中最直接影響jitter的成因,同時也是整個PLL電路中最難設計的電路,除了要high frequency, low current,更要有較有的抗noise能力及寛的frequency range,如果VCO電路作的好,其餘的電路就好作多了
y' F: h+ n" X+ s
其實,如果model夠準,而且design range作的夠大的話,其實PLL要動並不難,就以我們之前所作的PLL,pre-sim和pos-sim會有一些差距,在量測上,chip和pos-sim基本上兩者的performance並不會差的太多,而在量測PLL上,絕大部份只有量測output frequency正不正確,整體的功耗多少,其餘的就是jitter的量測,目前jitter的量測都是直接使用示波器上的功能直接量測就可以了,所以PLL的量測參數其實並不多,但要評斷PLL的performance絕大部份都是以jitter值為多少來評斷
作者:
airtai
時間:
2007-11-27 10:43 PM
真是感謝大大的分享~現在正專研類比領域,正想說鎖相迴路應該如何著手,正好看到這些經驗分享,受益無窮啊~~~使我有新的想法~~~感恩喔~
作者:
simenkid
時間:
2007-11-29 11:51 PM
迴路頻寬為參考頻率的1/10是為了穩定性考量
: Z" u: P+ j' A) Y/ v; x: s
當然, 迴路頻寬大小和相位雜訊、鎖入時間等有關係
; I% V- ?% V- B3 D2 _
但就標題這句話, ㄧ般都是指穩定性
. {/ h) u8 n2 [( M
這是有理論根據的
; p0 |$ O& k1 d
但是現在手邊沒有那兩篇論文
# E. Z0 ?7 k B
印象中是出自IEEE Trans. Communications
2 X, p# S i8 t0 P3 N1 A
8 W9 n0 U- C% K
這是我上過台大劉深淵老師的講座, 他有特別解釋過這個問題喔
作者:
日日春
時間:
2007-12-4 11:52 AM
我也常聽到loop filter要小於reference frequency的10倍,不過是不是小於10倍就能
1 e! h& H8 N9 a6 w" O$ ]
符合我們所要的需求還是在simulation一下才比較準哦!!
作者:
mycmf
時間:
2008-1-3 06:21 PM
For the stability issues, by Liner approximation of non-linear discrete system.
2 f+ l- k1 O- E+ M. K3 B
You could refer to F.M.Gardener for detail loop analysis.
作者:
yananzhang
時間:
2008-9-18 04:51 PM
我看得paper上说这种选择是为了增加线性度，提高模拟的线性，便于分析和公式的推导
作者:
賴永諭
時間:
2008-9-19 11:13 AM
monkeybad的說明,~~~簡單又直覺....另依種想法....不錯喔....
- [* p/ A) }% [, y7 n% S+ [) r' e3 @
good
作者:
langmx
時間:
2008-9-21 05:08 PM
現在正專研類比,看到這些經驗分享,受益無窮,monkeybad的說明, 太淸楚了
作者:
anita66
時間:
2008-9-25 06:51 PM
我想這各問題如果有上過台大劉深淵教授的課應該就會很清楚,這絕對是從穩定度上的考量,而且是有完整數學推倒出來的,我印象中是結果是一張圖,X-軸為damping factor,Y-軸是natural frequency,由於要取兩者之叢集,並利用一般設計會取damping factor=0.707來當固定數,而從曲線圖中就可找到相對應的natural frequency,其值大約是0.1,故會取十分之一的理由在此,3Q~
作者:
wwm101
時間:
2009-11-16 11:18 AM
anita66 兄,是否能跟刘教授联系下,把他的PPT贡献上来呢^_^
作者:
semico_ljj
時間:
2009-11-17 10:54 AM
谢谢，分析得不错
作者:
deltachen
時間:
2009-11-24 02:51 PM
monkeybad的說明, 真是太淸楚了, 忍不住要讚美一下.
作者:
Chipfish
時間:
2010-1-6 05:10 PM
謝謝大大的分享~知識因分享而壯大！
作者:
tamino
時間:
2010-1-20 03:40 PM
Dear antia66,
/ j& j5 A* W9 |' N
If damping factor is choosen 2, how about the natural freqency?
0 v3 b; C# N- P+ R, a& U/ a
Will the natural freqency changed with damping factor ?
; p& @1 u' ^8 A, q) \# C9 S" O" w
As my understanding, choose bandwidth <= 1/10*reference freq is for linear model is valid or not, that is, if need widther bandwidth PLL, the parameter from continuous model cannot provide expected PLL behavior.
3 M4 U' c8 y _7 h8 A+ S
However, VCO related noise causes the bandwidth cannot choosed to too high bandwidth.
) K# |# v8 Y/ D6 m) \! D
So, linear model is usually useful.
作者:
c2467
時間:
2010-1-24 08:51 PM
monkeybad的說明, 真是太淸楚了,
9 F8 _ A$ x. }. W8 U3 t
謝謝
作者:
johnchou
時間:
2010-3-26 12:55 PM
請參考劉深淵的著作: 鎖相迴路
作者:
bossen777
時間:
2022-10-12 07:59 PM
謝謝大大無私的分享，感恩
歡迎光臨 Chip123 科技應用創新平台 (http://free.vireal.world/chip123_website/innoingbbs/)
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