聯電與新思推出低功率與可測試性導向設計功能

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新思Galaxy設計平台通過聯電90奈米製程驗證
  
2 _: }: N$ F# T8 c" r" v聯華電子（UMC）9日與半導體設計軟體領導廠商美商新思科技（Synopsys）共同宣佈，雙方已就聯電90奈米製程以及新思科技的Galaxy設計平台上的設計參考流程，增加了更多功能。
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此一先進低功率設計參考流程，最初於2005年11月推出，現已包含可大幅減少動態功耗與漏電功耗的自動化多重電壓功能。另外，新的「可測試性導向設計」（DFT）功能也加入參考流程之內；而現有的可製造性導向設計（DFM）功能，也已經過聯電設計單元資料庫的驗證。這些新增加的項目，將可以協助晶片設計公司降低風險，並且使這些複雜的低功率設計達到可預期的成功。
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RTL-to-GDSII參考流程可協助晶片設計公司因應多重電壓的設計挑戰，例如在進行90奈米設計時尤其重要的動態功耗與漏電流等。此設計參考流程具備電平位移器（level shifter）插入、佈局、最佳化與驗證功能，同時也具有電壓區域（voltage area；VA）產生與VA-aware實體最佳化、時脈樹合成與繞線等功能。時序收斂參考流程包含了經過多重電壓實體驗證的訊號完整性預防，修復與認可功能。

, `6 `( c: A7 |4 S除此之外，此一參考流程亦包括了全晶片的功率分析與功率網路分析，以確保設計的電源完整性。新思的DFT MAX掃描壓縮（Scan Compression）自動化解決方案，現在也已包含在參考流程之中，以驅動更高的測試品質，並且減少測試時間。90奈米設計參考流程也具備了新思科技針對冗餘導孔（VIA）嵌入、導孔群（VIA farm）、導孔陣列規則，以及時序驅動之金屬填充的可製造性導向設計技術。

1 M9 d1 Q; Q; a3 U$ A3 t+ ?) F為了要驗證此設計參考流程的效用，新思的設計顧問與聯電工程師共同以開放原始碼的32位元RISC微處理器核心，設計了一個測試晶片。此測試晶片經過聯電設計單元資料庫的驗證，並且採用了先進的低功率參考流程，劃分為多重電壓區塊。核心是由SPARC-V8相容的32位元RISC中央處理器、工業標準AMBA系統匯流排、10/100 Ethernet MAC乙太網路控制器，與標準PCI介面所組成。此晶片對於外加的數位或類比、混合訊號智財模組，具有高度可配置性與可擴充性。

& ~7 J" m7 b4 t  P+ Y' i聯電智財研發與設計支援部部長劉康懋表示，聯電與新思成功的夥伴關係，使客戶得以採用經過驗證的90奈米設計參考流程，藉以降低風險並且加速產品上市時程。同時與新思的持續合作，可確保Galaxy設計平台的效能與功能，可在聯電最先進的製程內流暢地運行。
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新思科技策略市場發展副總經理Rich Goldman表示，新思與世界級晶圓專工的聯電緊密合作，以確保雙方客戶能夠取得針對低功耗與DFM需求所推出，且經過驗證的參考流程。此合作可確保新思Galaxy設計平台為聯電客戶提供一個完整可靠的RTL-to-GDSII設計流程。未來將持續與聯電攜手合作，以因應更深次微米製程所帶來的挑戰。