Chip123 科技應用創新平台
標題:
在synthesis中, 已經set_driving_cell, 還需set_max_capacitance?
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作者:
klim
時間:
2007-1-22 12:54 PM
標題:
在synthesis中, 已經set_driving_cell, 還需set_max_capacitance?
我是用dc_shell-xg-t
- O6 Z1 J, |3 T, {, P7 v
set_driving_cell -no_design_rule -lib_cell INV1 -pin ZN [remove_from_collection [all_inputs] [get_ports {clk_osc clk_pllx4 clk_rtc}]]
. B! m9 @. P \9 Y% |
set_max_capacitance [expr [load_of tcb773swc/INV1/I] * 10] [remove_from_collection [all_inputs] [get_ports {clk_osc clk_pllx4 clk_rtc}]]
# i v6 {1 ~, `; F4 ]
我已經set_driving_cell在input port, 是否還需要再指定set_max_capacitance?
6 f- A. |/ |0 S( }% P# C6 w7 E
如果需要的話, 原因為何?
作者:
masonchung
時間:
2007-1-22 01:38 PM
Maximum capacitance = Load ( Cpins + Cwireload)
0 W! ~4 e X3 t+ B
set_driving_cell 指的是 input drive impedance
1 B! J1 ]6 K) N
除了 ideal network path 應該兩者都要設
作者:
klim
時間:
2007-4-11 08:32 PM
標題:
回復 #1 klim 的帖子
其實如果你後段的APR軟體是用Astro, 那這兩個constrain都不用設,
! q8 I( {1 h- c: @
因為Astro會自動幫你加入或刪除buffer.
作者:
masonchung
時間:
2007-4-19 09:36 PM
真的是這樣嘛
0 T! j) r# s Z) s
那STA如何來分析呢
作者:
hsd123
時間:
2007-5-22 09:36 AM
一般在 synthesis/STA 只用 set_driving_cell 就夠了,
, @" K7 r/ y# p! c1 x* N- s8 T. n" i
至於 output loading 會自動依據選定的 driving cell 在 .lib 中的 table 來設限,
1 E. H1 y% `- d
不過這都只關係到第一個 cell, 對之後的 cell 影響不大,
# p, w% r3 ?" J
所以有些人是不設的直接使用 tool 預設值來分析.
+ l2 u r! D8 }1 K) s+ Q! @
: a) K( k: z, G( S) \
APR tools 目前都可進行 timing driven optimize,
& t* D7 X& E; s2 ]- o" u$ x9 F
但對這種第一級的 cell 如果不設也是用 tool 預設值,
+ C j0 J* e# v& [. w2 k
如果是做內部的 block design(不含 IO cells),
0 C. D3 w# o% P
為了模擬前一級的推力建議還是設一下較佳,
2 F- {- i6 V4 h6 ~* p
但如果是 whole chip (含 IO cells) 就不太需要了.
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