Chip123 科技應用創新平台
標題:
在synthesis中, 已經set_driving_cell, 還需set_max_capacitance?
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作者:
klim
時間:
2007-1-22 12:54 PM
標題:
在synthesis中, 已經set_driving_cell, 還需set_max_capacitance?
我是用dc_shell-xg-t
, s$ J! f/ Y! E4 ~4 s
set_driving_cell -no_design_rule -lib_cell INV1 -pin ZN [remove_from_collection [all_inputs] [get_ports {clk_osc clk_pllx4 clk_rtc}]]
( R% `6 y* Q0 Q/ K! S
set_max_capacitance [expr [load_of tcb773swc/INV1/I] * 10] [remove_from_collection [all_inputs] [get_ports {clk_osc clk_pllx4 clk_rtc}]]
' n3 i3 w( d+ _0 L' D
我已經set_driving_cell在input port, 是否還需要再指定set_max_capacitance?
% p3 ]0 [/ m' e1 R( M' @7 e
如果需要的話, 原因為何?
作者:
masonchung
時間:
2007-1-22 01:38 PM
Maximum capacitance = Load ( Cpins + Cwireload)
0 b- ^. M4 l( f5 W
set_driving_cell 指的是 input drive impedance
1 G# t, c1 h. V- ^- }9 a( x' b
除了 ideal network path 應該兩者都要設
作者:
klim
時間:
2007-4-11 08:32 PM
標題:
回復 #1 klim 的帖子
其實如果你後段的APR軟體是用Astro, 那這兩個constrain都不用設,
7 e6 u; m% z/ s1 [ \. F7 l
因為Astro會自動幫你加入或刪除buffer.
作者:
masonchung
時間:
2007-4-19 09:36 PM
真的是這樣嘛
8 k) k; t8 q& n$ e7 E( O
那STA如何來分析呢
作者:
hsd123
時間:
2007-5-22 09:36 AM
一般在 synthesis/STA 只用 set_driving_cell 就夠了,
( C% n Y+ N" Y# V8 F( @
至於 output loading 會自動依據選定的 driving cell 在 .lib 中的 table 來設限,
3 U# H$ d+ ]* { G9 \
不過這都只關係到第一個 cell, 對之後的 cell 影響不大,
_% H! O) t; i4 v8 N
所以有些人是不設的直接使用 tool 預設值來分析.
7 D* L' {+ l2 S
% q' y; A6 {* O7 w. m/ o
APR tools 目前都可進行 timing driven optimize,
, ]! e! L7 j! m0 A H9 C7 z K
但對這種第一級的 cell 如果不設也是用 tool 預設值,
8 q" p0 { W" G3 [
如果是做內部的 block design(不含 IO cells),
$ A W8 e5 w$ F9 }7 ^% e9 Q4 W& u
為了模擬前一級的推力建議還是設一下較佳,
. C0 |+ \, ^1 D. r
但如果是 whole chip (含 IO cells) 就不太需要了.
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