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標題: 英特爾研發推動兆級運算時代 [打印本頁]

作者: jiming 時間: 2007-2-12 08:57 PM
標題: 英特爾研發推動兆級運算時代
率先公佈全球首顆可提供兆級浮點運算效能與超低耗電量的可編程化處理器

(2007年2月12日) 英特爾公司於今日宣佈，英特爾研究人員開發出全球首款效能達超級電腦等級的可編程化處理器 (programmable processor)。該晶片內含80顆核心 (core)，面積僅有指甲大小，而耗電低於現今多種家電產品。這是英特爾創新之兆等級 (Tera-scale) 運算研究專案的成果，其目標是為未來的個人電腦和伺服器提供每秒數兆次浮點運算 (Teraflops) 效能。英特爾將於本週在舊金山舉辦的積體固態線路會議 (Integrated Solid State Circuits Conference, ISSCC) 中，發表兆級浮點運算研究用晶片的細節。

兆等級的運算效能，搭配兆位元組 (terabytes) 資料的傳輸能力，將為能夠隨時上網的未來新型電腦扮演舉足輕重的角色。它可加強教育用途和協同運算等各種新型應用程式，並為個人電腦、伺服器和手持式裝置提供高畫質娛樂效果。以往只會出現在「星艦迷航記」(Star Trek) 等科幻影片裡的科技，像是人工智慧、即時視訊通訊、高逼真度遊戲、多媒體資料採擷 (data mining) 和即時語音辨識等，都將美夢成真。

英特爾目前並未計畫推出此款具有浮點運算功能核心的晶片。但兆等級研究對英特爾研發創新扮演著極為重要的角色，包括個別╱特定處理器或核心功能、傳輸資料所需的晶片和晶片 (chip-to-chip) 以及晶片和電腦 (chip-to-computer) 之間的內部連接 (interconnect)，以及最重要的是如何設計軟體才能充分發揮出多處理器核心的效能。該兆級浮點運算研究用晶片可幫助英特爾瞭解新式矽晶片設計方法、高頻寬內部連接以及電源管理作法等重要技術。

英特爾資深院士暨技術長Justin Rattner表示：「英特爾研究人員達到了重要的里程碑，帶動多核心和平行運算效能。它指引我們邁向未來世界，支援兆級浮點運算的設計將會十分普及，並重塑我們對電腦在網路家庭與辦公室應用的期待。」

英特爾於1996年首度達到兆級浮點運算的效能。當時英特爾替美國山地亞 (Sandia) 國家實驗室製作了一台ASCI Red超級電腦，佔地超過2,000平方英呎，採用近一萬顆Pentium® Pro處理器，耗電量超過500千瓦。現在只要一顆多核心英特爾研究用晶片，就能達到同樣的效能。

該80核心研究用晶片除了提供效能以外，耗電量更僅需62瓦 – 比目前市面上多種單核心處理器還要低。

該顆晶片採用了創新的單元式設計，一個單元內即包含多個以類似鋪磚 (tile) 方式堆疊的小型核心，可以簡化多核心晶片設計。加上英特爾日前發展出製作未來電晶體的新材料，延續摩爾定律 (Moore’s Law) 壽命，可提升將來生產內含數十億個電晶體之多核心處理器的效率。

兆級浮點運算晶片內也有通訊網路 (network-on-a-chip) 架構，在核心間提供超高頻寬通訊，晶片內部每秒可傳輸達上兆位元的資料。研究方向也包括開關個別核心的方法，用以在工作時只啟動所需要的核心，藉此降低耗電量。

未來兆等級研究的焦點包括建立立體記憶體堆疊(3-D stacked memory to the chip)於晶片中，以及開發以內含多個通用英特爾架構(Intel® Architecture-based) 核心來製作之研究用原型晶片。目前英特爾的兆等級運算研究計畫包括上百個正在進行中的專案，探討其他架構、軟體和系統設計所面臨的挑戰。

英特爾將於ISSCC另行發表八篇論文，其中一篇以Intel® Core™ 微架構 (micro-architecture) 為主題，包括採用該架構的雙核心和四核心處理器，涵蓋筆記型和桌上型與伺服器，以及使用65奈米和革命性45奈米製程。其他論文主題包括無線射頻辨識系統 (RFID) 讀取收發器晶片、行動運算用低耗電快取記憶體 (cache)、可程式化(reconfigurable) 的Viterbi加速器、創新晶粒電源諧振抑制 (on-die supply resonance suppression) 線路、晶片相位雜訊測量 (on-chip phase-noise measurement)，以及各類型與熟化 (aging) 的可適性 (adaptive) 技術等。

英特爾兆級浮點運算研究用晶片趣味紀實

■兆級浮點運算 (teraflops) 指的是每秒鐘可執行一兆次浮點 (floating point) 運算。

■蜂鳥在正常飛行時，每秒拍動翅膀約75次。因此蜂鳥要花上4,228年，翅膀才能拍動一兆次。我們可稱其為「兆次拍動」(teraflap)。

■子彈的速度大概是每秒1,000英呎。也就是說，子彈需要317年才能打到一兆英呎外。

■光速約為每秒186,282英哩，因此光線要621天才能射到一兆英哩外。

作者: jiming 時間: 2007-2-12 09:02 PM
標題: 英特爾兆級浮點運算研究用晶片概要
英特爾兆級浮點運算研究用晶片(Teraflop Research Chip)
帶領多核心運算技術邁向兆等級時代

目前英特爾在市面上推出的是雙核心和四核心處理器。在接下來的幾年裡，微處理器的核心數目將會持續成長，大幅提昇電腦效能。為了提供最佳的耗電量並支援未來的全新應用，電腦產業開始把重點放在增加處理器核心數上，藉此改善效能。因此英特爾推行兆等級 (Tera-scale) 運算研究計畫，探討在未來5至10年間製作內含數十甚至數百顆核心處理器的技術。英特爾位於全球各地的研究人員正致力於該計畫，其中包括了上百個相關專案。

英特爾的兆級浮點運算研究用晶片 (Teraflop Research Chip) 即為其中一項專案。這是英特爾首款兆等級的研究用原型矽晶片 (silicon tera-scale research prototype)。也是首款耗電量低，卻能每秒執行一兆次 (1 Teraflop) 以上數學計算的可編程化晶片。該研究專案的重點在探討低耗電的新多核心晶片設計，以及內部連結 (interconnect) 和核心對核心 (core-to-core) 通訊。該研究用晶片內含80個簡單核心 (simple core)，每個核心具雙顆可編程化浮點運算引擎 (programmable floating point engines) – 數量突破單一晶片整合紀錄。浮點運算引擎支援高精確度計算，像是圖形運算、金融與科學模型運算等。就線路設計而言，它們比整數引擎 (integer engines) 更複雜，因為後者僅需處理指令。

兆級浮點運算研究用晶片

英特爾的兆級浮點運算研究用晶片包括數項多核心架構創新：

快速設計 (Rapid Design) – 單元化設計 (tiled-design approach) 讓設計人員可在晶片中重複運用較小的核心。相較之下，若以單一核心來設計同樣大小（內含一億顆電晶體）的晶片，則約需兩倍長的設計時間，以及兩倍的研究人員。

晶片內建通訊網路 (Network-on-a-chip) – 除了運算元件 (compute element) 以外，每顆核心還包括一個5埠訊息傳遞路由器 (5-port messaging passing router)。它們的用途是連接傳送訊息用的平面網狀網路 (2D mesh network)。這種網路化內部連結設計 (mesh interconnect scheme) 延展性遠較現有多核心晶片內部連結為佳，可改善核心間的通訊並提供更高的處理器效能。

精密電源管理 (Fine-grain power management) – 根據個人執行應用的需要，可開啟或休眠個別運算引擎和各核心內建資料路由器 (data router)。此外，新電路技術帶給晶片世界級的能源節省效率 – 每秒可執行1兆次浮點運算的研究用晶片只需62瓦，和目前的桌上型電腦處理器相當。

其他創新 – 例如可休眠式電晶體 (sleep transistors)、同頻異相 (mesochronous) 時脈和時脈控制 (clock gating) 等。

下表顯示了此款研究用晶片的效能。值得注意的是，雖然仍可透過改變時脈來提升效能，但對耗電量的影響甚鉅。這強調了應透過更多核心，而非透過增加時脈來提升效能的重要性。

作者: masonchung 時間: 2007-2-12 09:06 PM
標題: 別以為所有的ISSCC都是VLSI的經典
別以為所有的ISSCC都是VLSI的經典

相較於其他只會抄襲或模仿別人架構的ISSCC論文
intel 這可編程化處理器才是ISSCC的經典之作阿

[ 本帖最後由 masonchung 於 2007-2-13 01:03 AM 編輯 ]

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