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請教各位先進一個有關post simulation的問題
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作者:
handwin
時間:
2007-4-12 02:38 PM
標題:
請教各位先進一個有關post simulation的問題
我測一個計數器例子,我先用Xilinx 的ise跑出該計數器的netlist後,到ModelSim將原始程式與testbench
2 u' U# n ]5 H1 z# M! A
& Q1 c) `, Y. q/ }
以及netlist一起做post simulation(sdf file 以及Xilinx的元件庫都有呼叫進來),但是在觀察波型的時候
8 d. ^# ]1 G3 b4 o# k
. X6 f# Z: c0 Q, I
會發現如果testbench內沒有加上 `timescale 10 ns/ 1ps 會沒有輸出波型產生;如果加上去後才會
* H+ g/ t( O T J" j
! y* h1 e3 W7 k% Q9 N3 ~8 {) ^
有輸出的波型產生,想請問一下為什麼會有這樣的差異呢?麻煩大家了
作者:
greatsky
時間:
2007-4-12 07:14 PM
標題:
回復 #1 handwin 的帖子
不太曉得為何你用Modelsim simulation時要把netlist加入
5 l& p! z3 b. Y5 F
Q* p6 p' D M1 P. `: t0 x
我通常在Modelsim project中添入 原程式 與 testbench 就可以執行模擬
3 N/ G1 P6 f: M
在simulation環境下需給它一個timescale 以利tool去判斷該在多少單位時間下顯示其波形
& o& I! L4 D% t/ q2 P, Q( N2 J/ _
, ~0 B5 M( e# a. F' D/ G, R7 `( V s
其實你可以去改10ns/1ps你應該可以發現模擬時的時間單位會變動
: l- s# }: {' j3 a5 S9 V
不過，我印象中若沒有寫明的話，modelsim會給一個預設的單位時間
! {8 w( f& V- Q4 m& ~
* S! d8 R$ H; C
這是我的看法，有錯請指正
作者:
handwin
時間:
2007-4-13 09:18 AM
1.大大您好,首先非常謝謝您的解答,不過您所說的應該是功能驗證,不包含時序驗證;而發問的問題發生在時序驗證的階段.階段上有其不同的目
+ P# K8 F- P$ b: n3 X
的.
# l$ t7 r# `6 l" C% h1 r
2.之所以要加入netlist一起編譯及模擬是為了得到各元件的內部延遲時間,而呼叫sdf file是為了得到元件外部連線的wire load delay(我也不確定
: _5 N, [* o+ _/ d5 a6 O( K
詳細情形是不是如此,有誤請前輩們予以指正)
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[
本帖最後由 handwin 於 2007-4-13 09:31 AM 編輯
]
作者:
tommywgt
時間:
2007-4-16 02:19 PM
我不知道你的問題出在哪裡, 不過我不管是function simulation或者timing simulation都會加`timescale 這個虛指令的, 另外ModelSim在load top module時可以指定simulation resolution, 我也會指定, 但是沒出現過你所說的問題也.
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