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標題: 應用於系統晶片之矽智財共同驗證與快速雛型技術（SoC Technical Journal) [打印本頁]
作者: masonchung    時間: 2007-5-26 11:43 PM
標題: 應用於系統晶片之矽智財共同驗證與快速雛型技術（SoC Technical Journal)
隨著製程的快速推進及積體電路（IC）設計
) [- b; Z: w% E, R/ N; q8 Z7 ?複雜度之大幅增加，系統晶片（SoC）及矽智財% {+ \  w6 S# V; P& p% G
（IP）已成為IC 設計領域逐漸流行之趨勢。從; V7 Z& c+ ?. Q* h
傳統IC 設計邁向前瞻性之SoC/IP 設計之際，設
8 Y; ^5 O& L4 q2 ^9 w! i; m8 \計者會面臨設計複雜度增加，而導致驗證時所需! S" F4 v4 A$ R' _6 W
給定的測試輸入數目增加、模擬時間加長、以及
6 u7 e4 x4 j8 }7 S" Y# T整合不易等諸多挑戰。因此，如何建立一個百萬; K# p, y' ?' I
邏輯閘以上之SoC/IP 快速雛型驗證平台，以期. {! R8 y" c2 V( d; `
能夠有效的加速產品開發週期，同時降低成本、
2 J" \' A3 f* ^3 s8 e風險與增加產品開發第一次就成功的機會，實為( t) n; C% q$ ]: A
刻不容緩之事。8 o6 \: S, H" A& T8 H
同時，為降低成本與趕上產品市場的週期，
7 M! _4 ^# T, S% T/ |, E3 y許多晶片製造業者轉向求助於具有已驗證過的
1 f) Z& L/ U( d' l+ GHard IP 及Soft IP 的IP Provider，因為相較之下，
( W; v: }# f5 R3 AHard IP 與Soft IP 比較具有彈性，他們不但可以
! [0 @( e3 z, _8 U) E8 Y- {) J透過不同的Foundry 廠製造外，還可以經由最佳1 U( W% D# e1 i% Z" \
化使IP 在產品的表現上更加淋漓盡致。儘管此% q1 q0 D8 k% R/ e2 ]) U
做法可以大大的減少新的設計在成本及產品市
; o( J% j; `5 b- E# J: ~& ^2 D4 h場週期的風險，但如何能成功的將IP 整合的關
7 m0 V3 X( e+ N, l6 [' g- k0 H9 q+ N  ~鍵問題仍待克服，因此造成快速雛型技術（Rapid
: t0 T/ ~3 q( o  K* N6 E% Y) fPrototyping）應運而生。& g1 Q' G. U- P/ c) Y( b
閱讀權限 10
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[ 本帖最後由 jiming 於 2007-7-3 10:58 AM 編輯 ]
作者: phoenixfeng    時間: 2007-7-5 09:46 AM
i love it very much, rapid prototyping is so important that it's valuable to research on it
# l- y. C; m; U* Q  [. L1 ^" U- vas far as i know , the cost of rapid prototyping is large, but it is smaller than the cost of ; `( ]7 T6 B4 i$ J$ {9 \! Z3 E
product failure
作者: henseneg    時間: 2010-1-24 11:18 PM
好像是很不錯的文章...下載來看看...感謝分享



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