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標題: 在Layout時最花時間的工作是.... [打印本頁]
作者: jauylmz    時間: 2007-5-29 02:32 PM
標題: 在Layout時最花時間的工作是....
這些問題會隨著 "資歷" 和 "工作分配" 而有所不同，希望各位回答時可以說 小小說明一下。為什麼!!
作者: wlyi0928    時間: 2007-5-29 04:13 PM
標題: 我覺得喔......都要花很多時間啊......
我個人的感覺呢...這些工作當然必定隨著資歷和工作分配而有所不同,成正相關的啦!2 v& C0 j$ G5 u1 H, X( v( |
每一項都有每一項花時間的地方, 全部加起來就等於, Layout是個很花時間的工作," o3 w1 B, w0 w" V" N# n
而我想大家應該都能贊同這一點吧!!4 l3 q! v* J' O2 ]
做元件當然花時間, 若是每次畫的製程不同, 那每次我可能都需要去讀design rule去把我要的元件依照rule做出來.$ h, z' E0 [! B9 I; N& j
如果很不幸的今天我遇到的是我用一個不同的製程沒做過的元件, 可能我連該元件的組成是什麼都還不清楚,
+ B5 G3 U( U0 p, a) a那我可能得從根本的地方找起, 例如有哪些layer應該來組成該元件...等等的東西吧...
+ k- v: a2 M$ G6 F8 Xplacement的話呢, 其實跟拉線, 整合, 和溝通都很有關係, 當然這些事情也都很花時間的.6 {* c% {! f# ?. O: o, g
跟designer溝通, 可能這個是designer想要的, 可是因為某些理由我們不能這麼做;" b+ b) ~: |) n; n2 w4 O8 Z
在整合的時候才發現這個東西怎麼當初沒想到...所以可能要回去改些什麼的...0 E, `+ a% z; {4 e
在拉線的時候發現...我在排的時候怎麼疏忽掉這個東西以致於拉線很難拉,6 L2 a3 c8 ]( i
或者拉出來的performance不好...等等的事情.8 h8 x! u. ?' Q- E1 f
所以老實說, 沒有周詳的計畫過, 真的很難順利的把整個做好,+ v9 n( C4 E5 D" x% O& o6 }
但是要如何才能做到周詳的計畫呢? 真的很困難耶...$ H2 b+ y9 `$ h9 U% _4 R
或許DRC已經算是裡面比較好的一項了,
9 d6 ^! _* ~& x但是LVS有時候的確很令人頭痛!!尤其是power/ground short的情況...@@
9 x6 r! S5 x1 |& ?( Q8 g+ s0 f- C最後是改圖...基本上改圖不見得比重新畫容易...4 Z: a( h4 {6 s# o# \! F! k' n
受到的限制更多, 要花的腦筋更多, 所以要花的時間可能也更多!!
# n+ |: Z# B; W5 j但要是元件尺寸縮小的話, 或許會比較好一點點...不過...看情況吧,
7 K# h$ w, b0 ^! f不是每次都能遇到改小不改大的囉!!* ^- f8 b# [; q5 N
6 y( ~1 T( u9 L0 a8 Q
小小淺見, 請路過先進指導!!
. t; X; j' u$ r( V5 d+ g感激不盡!!
作者: keeperv    時間: 2007-5-29 10:28 PM
元件 Device creation
1 ~' i7 @& B. d5 \基本上都是叫出來用可以了(如果CAD夠強的話 )，除了少數特殊規格需要手動畫
2 v& ~4 l7 I$ s但是並不會佔用太多時間。
4 E: X1 ~6 n+ q排列 Placement2 G* [/ e6 X* n  l8 R
SUB BLOCK一般都還OK，因為擺法通常都不會有太大的差異& C6 Q/ O9 y6 z; W& \1 B
拉線 Wiring: D/ {+ _) M" ^* f
Placement做的好，拉線就比較輕鬆，除非digital線太多
2 s* Y8 ~; C# g! {# S" n; q2 i5 nAPR又不幫忙，時常弄得頭昏眼花 1 z! n+ Z- v* {* e. V8 Y" \% U
DRC debug
7 }" }5 ?' [) m4 _' J0 q8 O在layout的時候就應該要避免這樣的問題
+ q2 w* ^# c& ]5 Y+ ^# tLVS debug
" B7 N% F  }3 {7 N8 O: s若使用Turbo VLE或新版Laker在佈局中就可以及早發現LVS的問題0 c* T4 y: ]- h
當然有時還是會有一些LVS的問題，不過並不會花太多時間
' R9 ^, G$ B% q. W  P比較有趣的是，有些老手在layout驗證過後，會把hierarchy給炸掉 8 A, ^- ^; R' A. I" U% M" L6 l% Q0 I
當有一天你要RE-LAYOUT的時候，TOP先來個LVS驗證OK
2 z5 ^2 U( t- J# d) K# ?9 A進去要改電路，結果sub circuit都找不到 * g6 s4 r# {2 e
整合 Chip Integration
8 w. g. U& u) Q- k如果整顆CHIP都是自己來那問題比較少，因為自己做的最清楚3 t5 K1 M- T/ _0 _  b' t+ Y
一般若是好幾個人一起來，那真的要好好溝通1 m% d% |, X- \3 v- ^7 R
要是最後兜不起來就慘了:o
7 g1 s# v! d. D溝通 communication
: i  u4 S$ h5 b: m' p# R非常重要
  F: n6 R8 t4 x8 l% |7 S3 w改圖 Re-layout
$ s% q# K3 {7 }LAYOUT心中永遠的痛
4 g# R1 W8 K4 ~* V+ v/ X9 ^2 @& c7 H
7 E3 C2 t: C: q& i( }以上...報告完畢
作者: jauylmz    時間: 2007-5-31 09:53 AM
Dear 版主大大
# g$ f, T; j6 k7 z( T+ h8 i  u) ?4 T
這個調查可以請您幫忙 "置頂" 一下 讓更多人都可以加入這調查。
作者: polymer    時間: 2007-6-14 04:37 PM
各位大大好
% {1 h  G8 G3 D我覺得在Layout時最花時間的工作是...." e9 _4 L. H/ e/ C% Y$ y, [* {9 h
就如同keeperv大大 , 所列出來的事項 ,
) d- ]% a  u- V! h& ?% x) V% k幾乎每個環節都很耗時並且耗工...
作者: majorjan    時間: 2007-6-17 01:33 AM
我個人是認為"排列 Placement"這部份是最花時間- \( t6 \  @2 s5 w  y) u' p
而且是一定要花時間去plan每個block" T1 w8 v1 C. U
若能排得順, 相對拉線少、拉線距離短、面積使用就少
2 ]9 j1 V2 V: o! w* r而且和designer之間的溝通更是不能少
) y( I* K& Q( s5 W% Gdesigner要的是什麼?、其最初的整體規劃為何?..都得在case開始溝通好
; }4 n4 K' q! t" Y4 K4 X# l( R* c不然, 到最後只會變成忙盲茫...
作者: jauylmz    時間: 2007-6-21 04:14 PM
在下的小小看法& V! W% _" s- [, J8 @1 p5 v1 q6 k6 D
      % R, j$ s* \" N! N6 E% {9 ?8 J- x
1. Device Create 已經有很多東西可以加速，如 Mcell or Pcell 所以問題不大，有問題的情況可能是畫 "特殊" 的 Device 不熟才會花時間。: N- m* ?( P$ `& X
0 d+ `( u9 |9 u4 f/ ]8 ~3 }
2. DRC / LVS 只要作的夠久，除錯速度一般都ok ，只是LVS 常常是被 Designer 給的 netlist & schematic mismatch 搞到很不爽。
% b; o# N* C4 _$ p, B% |6 q. Y3 r) T. S
3.這個改圖的心情，就像是懶床，很想繼續睡，又不得不起床上班!  很想不要改圖，又不能不改。0 d$ p9 a9 f3 _+ ]# @
8 \* q2 u+ T8 C' b2 U0 L
4. 拉線，目前好像還沒有很特別的改善，沒辨法太自動。------>好累喔 9 [  s. M3 z+ f5 g* o7 d: t
7 l" ~5 c$ p3 s$ @: ~+ i
5. Placement ，就好像新房子的裝潢一樣要先作好 Floor Plan 再來慢慢排，好的Placement 就像 上面majorjan 說的
6 T$ `( I# A9 O) A( [; [   <<若能排得順, 相對拉線少、拉線距離短、面積使用就少>>
& Y2 O$ `7 A- M! T) t7 F$ |    做不好的話，可能後頭線拉不出來或是不好拉時，說不定因此又要重新再排過一次。
- a% a- u7 L  \$ W. H0 g6 R   所以 這真的是要小心。
作者: heavy91    時間: 2007-6-21 04:20 PM
那我這位路過的版主可不可以問一下.....! @( U* T& s, H) |! \' u) S! Z

0 y0 b& @. m1 y1 J5 O& b那一般而言大家覺得，哪家的產品，你們會覺得在 LAYOUT上的時間最短啊....: c) l$ Q. c. c1 X! S; x

7 x# Q1 r* }/ q$ _3 J就只是覺得而已啦....或是時間上最長的也可以...
% \+ E, x. D. `. e. U( V7 z% W$ d, s7 c1 Z+ z
要不要也順便分享一下LAYOUT時候的甘苦談啊~~~~
作者: jauylmz    時間: 2007-6-21 05:19 PM
就目前二大主流來說 看來是要這樣比; G4 t8 Z9 o- `6 \/ T% j8 K
Laker L1   V.S   Virtuso L     . w1 O" b; C' c, h, B
Laker L2,L3   V.S   Virtuso XL   
4 o  N2 U" I) i9 ~* v" V* @Laker DDL   V.S   Virtuso GXL * H7 ?  K6 q( q: J; p; g# x
% N- v5 x7 ~1 s0 v
才分的出來。因為各有好壞吧( ?+ [5 b) s# f2 j* g* V
. u& M3 z- n- a" z7 P$ h
[ 本帖最後由 jauylmz 於 2007-6-21 05:41 PM 編輯 ]
作者: Oo海闊天空oO    時間: 2007-6-26 03:24 PM
我個人認為是排列最為麻煩....& v6 \% d1 Q5 ^9 u
以 Virtuso 為例子...
9 b8 N6 }) T. y" p+ Z  ~排列的位置不但決定面積的大小...
7 m( {2 ]; J+ X( \更會影響到拉線的方便性...
, Y4 c) }" T2 `: p以經驗來講...資歷夠久的人..( X# U+ `& w6 i2 C8 {  Q
可以在排列的同時就想到接下來拉線的方便性..
8 ^; [  `4 D  h4 P+ Y8 e若排列已經出來了~~接下來的拉線就不會是多大的問題..
5 y2 [" k% w1 p2 P5 ]+ ~- v. U因此個人的意見...就是排列最需要花時間
作者: reincarnate    時間: 2007-7-12 10:22 AM
我覺得一開始在 做DEVICE 跟 placement 可能會比較花時間吧
% t  H# c( s. @4 a8 C& m, D
* M# ^% A  @# ^- s+ N8 ?像是一開始在做DEVICE..如果有舊的電路可以參考7 c0 r/ Y' I* ?- [8 E$ u
8 ~2 g- B  N' S! k
甚至可以直接套用 那當然是省事的多! v" L/ x) u# D0 }1 r

4 n% l% G7 l! _/ }& b9 z. `5 l* Q+ z5 G否則 還是一個個去建 感覺滿麻煩的^^"3 _% ~" B- M  V9 J5 k

/ J. e1 F2 Y0 k% F& ~7 o而 元件排列這方面...3 o* {$ t$ n6 ?4 }
; w$ C; x; e% ^. G7 Y6 \
考慮到 拉線的便利性 面積大小 以及 電路特性等等問題
% u+ T; m( h  D. B' ]. x$ k4 H- J) `/ ^( u# m+ z8 w
要是電路看不多 經驗有點不足
5 o; _( b+ `" e! _7 G2 m
3 d$ F  \# J5 }+ R4 t) H/ h在排列元件上 或許會比較花腦筋吧~
作者: lli3793    時間: 2007-7-23 06:52 PM
標題: 劃 well, 最頭疼
元件有 pcell, 連綫有 line, 就是劃 well，最讓人頭疼& O0 Q3 i' f' C$ h8 K0 z" m5 J
有沒有什麽好的辦法？
作者: superfool    時間: 2007-8-17 11:28 AM
我是剛入行的新手，還不太了解這些具體的東西
4 f5 T5 ~, c' O5 g4 |希望能跟各位大大多學習學習
作者: yuching67    時間: 2007-8-22 02:48 PM
剛入門時我覺得排列零件是最頭痛的4 M$ l: b& G3 s" P( G
但日積月累後會漸漸順手,之後所遇的問題
* j/ z  [: G4 X5 A會因產品不同lay法也不同,現在的產品變成是9 B$ u5 o4 ~* T  q( z6 A- l  [
拉線是的的惡夢啦...
作者: skeepy    時間: 2007-8-28 11:04 AM
個人覺得的是排列,從block內的device排列就可以8 k) x: C. S8 I% a9 v8 ?% `- ~% T3 @6 L
看出這個block是扁是瘦,進而要思考對週邊其他block
  ?6 D% T+ t  Z6 _7 M6 o的影響,也會因此考慮到chip的整合.
作者: bjic    時間: 2007-10-16 10:05 AM
个人觉得在layout最花时间和精力的应该在正式layout之前的准备工作
9 c# ], S4 h; s) `5 a( y1 Z* K* @% D这些准备工作包括design rule 的学习，充分了解客户的意图。再就是我把placement也放在准备工作当中，很关键的一步  w9 p: N6 p7 i. I2 S
placement对后期layout是否顺利起很大作用，placement根据自己的经验，还要考虑客户改版的问题。
# G. D% K+ ~% ]& Q1 {: {由不到之处请指正
作者: peihsin    時間: 2007-10-16 05:04 PM
我個人覺得溝通及排列是最花腦筋的,' e7 ]+ [& N" \# f- R6 t2 X$ p+ P+ ?
像零件的限制及板材的限制  G; M# j8 w' F9 {5 [, ?5 N
都會有所影響
作者: stu0804    時間: 2007-10-18 10:48 PM
我認為在layout過程中,比較麻煩的地方是在子電路要組合成大電路時,排列所花的心血是滿多的: u& x8 K, b4 u/ a' w
,排列的好不好關係到子電路之間的走線,DRC ,LVS ,算是在過程中比較簡單的一環,DRC熟練' W% s: {* k8 K4 g
design rules 錯誤就不太容易發生,LVS則是接線的問題了
作者: Winters    時間: 2007-12-19 07:17 PM
目前我只是學生，做過的LAYOUT數量也很少。+ w' e+ t: r& g
所以這只是我個人的看法嚕，我覺得LVS的Debug最難。
2 y/ B. D6 C2 x" M+ k  k9 C/ {因為如果是DRC或許有時候會顯示出錯誤的地方，但是LVS只能慢慢看Report檔
8 L. ?+ c, P+ S& @  h! u8 G) }這個對我而言真的是滿辛苦的工作。- q9 ]3 M* c+ t% n. z9 R8 T
不過，找出BUG並且解決這種感覺，真的是爽阿。
作者: a88050015    時間: 2007-12-24 03:01 PM
我覺得最怕的是先前的準備與溝通都達到共識,layout已經好了,最後designer說要重劃那真的是啞口無言!!
作者: samgu    時間: 2007-12-25 09:32 AM
1.我也認為 floor plan 最麻煩，因為一個好的 floor plan 除了能讓訊號線走的順之外，也可以節省面積
  f- E4 T) }% c" \* I0 t2.接下來我覺得比較重要的是 power and ground line 的跑線，因為要走的順才是最重要的，而且若POWER途中一直換線其實也會降低它的電流! r) ?3 D7 u3 B5 E/ a
3.接下來我覺得都還好，因為 DRC LVS block 刻好就會 RUN 了 ，另外create block本來就需要花一點時間
作者: minnie0606    時間: 2007-12-25 11:52 AM
如果位置沒有排列好ㄉ話！面積會變大∼甚至拉線會亂七八糟ㄉ∼
作者: yhchang    時間: 2008-1-27 11:14 AM
最花時間的應該是  給你的空間不夠' G- o* Y, O5 E9 K" `& N! {+ S
你勉強把東西 塞進去之後  好不容易做完
( O" r1 m( E+ v- O+ f0 X結果電路圖又變了  你就完了
作者: yhchang    時間: 2008-2-5 08:17 PM
以我們公司來說
! R* t# O( W3 \/ k. O5 _. l一直改圖對LAYOUT來說是最花時間的
8 {. ]1 X9 b. p或者是 沒有看清楚 RD寫的NOTE
7 Y; R4 c0 x: z4 x- b+ d導致LAYOUT雖然能過LVS 但是LAY法卻是錯誤的
7 A/ `0 V6 @) H# T1 v1 e
; A. A- ]3 l  i3 _0 J. J有時候我們公司RD也不想讓LAYOUT一直改
- x. C& [7 A; z6 H# i- h只是因為有時專案太趕  i2 Q$ d8 b: B5 _& z
所以只好跟LAYOUT同時平行做1 u1 B! ^1 M* t* _* ]
這樣就容易電路常常會大翻盤
作者: qwertmn    時間: 2008-3-19 01:01 PM
我是選擇排列~~~; A1 Y9 {* M- N5 R& H7 D
光是排列就會影響後續走線+ o4 G6 b: F+ ]% O% @$ X
所以要特別注意~~~
作者: ynru12    時間: 2008-3-25 09:49 AM
元件的排列、拉線都會有很多要求之類的
* M: b' b6 v+ x- H最辛苦的就是改圖~原本己經畫好的，但是rd突然說要改圖
, z5 q0 G$ n' o( Z: P6 T然後整個的大小不變，但是改的地方，又比原來的大一些
; [: U/ H* B# Q  ~$ H( o! W# V0 u這是最麻煩最痛苦的
作者: ritafung    時間: 2008-5-26 10:19 PM
Re-layout往往是floorplan做得不好，所以floorplan是很重要。
作者: jauylmz    時間: 2008-7-9 06:34 PM
Chip Integration    可以算是拉線和DRC/LVS 嗎
作者: nebula0911    時間: 2008-9-9 09:36 AM
其實上述所有選項都基於兩個字 : "溝通".如果與designer溝通不良,即使畫的像藝術品一樣,花的在久精神部局與除錯,只要designer說不是他要的,一切枉然,全部重來.
作者: arthur03226    時間: 2008-9-10 02:56 PM
以上皆非
, q9 [" q8 O! z0 c/ b) u
4 V& L; g8 |' l/ ]* E5 Z我花最多時間的是在思考，: C5 L7 ^( n) o$ {2 }
一個5天該完成的案子，我可能會花去2~3天思考。" R5 h2 X7 ]2 Q3 ~
事前想的仔細，
  O0 M2 o* K) ]" r) M開始動手layout一直到驗證完成都會很快而且順利。
作者: fei    時間: 2008-10-23 04:34 PM
都很耗時間!!!  只要 動手 下去做  都是 耗時間!!!  哈哈~~~  用呼叫的 自動拉線  才是王道~~
作者: semico_ljj    時間: 2008-10-27 05:07 PM
布局和整合最难，最能体现实力！。。。。。。。。。。。。。。。
作者: sj1130    時間: 2008-11-9 12:01 AM
我也認為排列的部分還是會花費較久的時間，可能是因為剛接觸Layout沒多久，經驗不足顯得更無力！
- m+ r# Q$ h. W- D整合這部份，如果是自己獨立一人完成，雖然時間耗費較多，但是就跟寫程式一樣，如何去安排自己的line能走得順, m7 e4 q" T' y
我想這才是最重要的！重點一句：還是經驗比較實際吧
作者: vincentjox    時間: 2008-11-18 11:04 AM
有不花時間的嗎
/ j, i$ K9 w& uLAYOUT我覺得每項都很花時間
! M1 p0 K7 |" {& }  [不管是佈局還是LVS/DRC
& [0 D' G: u7 Y. M4 C: D, I" P每項都得小心翼翼
; i) m* R4 q7 l- m7 a1 K6 P做快不見得好
$ C0 s5 A1 ?! O6 i8 T( p做對才是重要
作者: app    時間: 2009-4-9 01:03 AM
我也覺得 floor plan 最麻煩~0 b1 @5 j6 h/ L6 ~
因要如何將每個block充分擺到適當的位子~* R( m& o5 p9 ]* [+ `- f
這是一種學問~
( Q0 c+ q) T: `/ _因擺的好的話~
1 A- V6 Q7 i* n( L其他的閃線或拉power一切都還滿ok的
作者: pkjordan    時間: 2009-4-24 01:19 PM
2.  排列 Placement   # U$ t/ l% W8 O& l
6.  整合 Chip Integration
& `# A+ F* p& M( Y 7.  溝通 communication  B0 z) H9 w+ a, Z$ x
這三個最麻煩
作者: brooo    時間: 2009-6-27 01:02 AM
排列最花時間吧
% E1 }) w# r8 ^- w5 H3 n* H$ R* }% K3 D" e+ q
在layout初期就要花很多時間先想好如何排列$ x) A9 C0 |. U& j* ], z

: u! \5 n8 c$ ~8 ]8 \想好後，反而才會省下大量的時間
作者: AaronChu    時間: 2009-7-4 12:07 PM
位置該怎麼擺真的需要一開始的計畫...9 V- b$ k$ C' l2 U: v8 T- B
要不然最後會發生難以挽回的錯誤啊>.<
作者: clarkhuang    時間: 2009-7-8 11:56 AM
floor  plan比較花時間  只要floor plan 做好   
/ Z. W7 J2 G( K6 H" Z) _+ x5 W! t1 E" w; n/ B: S
其他就會很快   相對LVS 問題也比較好除錯! _  u* k- ^' R2 K
% j8 D  |/ E2 V0 a) L) Z  k
HR.概念有  應該DRC LVS比較不會有問題吧
作者: kevinpu    時間: 2009-9-3 09:08 AM
我覺得placement和溝通是花最多時間的,因為會決定你的做法和拉線的容易度,
) @+ T+ x3 ~. ^) K: p+ D' \5 r1 p; U# c+ v再整合時也會是另一個問題
作者: merry.fan    時間: 2009-10-30 01:01 PM
我也覺得 floor plan ,整合 Chip Integration最麻煩~
作者: 腳踏    時間: 2010-5-6 05:53 PM
排列 Placement
9 U) ?/ k6 @5 U4 n# G3 O溝通 communication , z. L  M9 S* t- b) @  a5 c
; o% R+ U  ]2 Q3 G
這二點很重要/ k' \4 b2 T* [
其他的還好啦  都是花時間
作者: abc0123    時間: 2010-5-6 11:15 PM
有了以上前輩的經驗 讓小弟我更清楚這行的工作在做什麼了
作者: killerwind10    時間: 2010-6-20 04:18 PM
感覺上建構小元件都還好7 ]+ s' X, G# H1 ?3 |
但是當設計成大電路. p- r% e3 t3 H  c( O' o. v
可真是令人頭痛~
作者: alex6551    時間: 2010-10-20 06:21 PM
所有的東西只要當初架構好，後面要做的會容易多，layout花的時間原本就跟電路多寡成正比，但是最浪費時間的往往就是Re layout，尤其是layout到最小面積的時候，被告知說要修改電路或是增減東西時，往往都比原來要花上兩倍時間以上。
作者: qoo1625    時間: 2011-10-1 06:05 PM
我是學生而已，都做很小很小的電路=_=，目前畫的圖都不太需要管其他東西，通常就只要盡全力把面積縮到最小就好，所以我覺得排列比較麻煩...
作者: lypei-mr1987    時間: 2012-3-13 05:45 PM
我是剛入行的新手，還不太了解這些具體的東西
作者: bowbow99    時間: 2012-4-5 06:29 PM
要思考如何擺放才能節省面積!
作者: liu.leon    時間: 2012-4-13 04:58 PM
回復 3# keeperv , j' i: m/ K$ v
2 u7 V: }$ E) v0 p. Q
5 H/ T# @/ S+ T9 i: I
    說到layout心理的話~~~尤其最後一項, re-layout 一次還好,有些RD 改了又改, 從A版改到K版了~~老闆還是讓他tapeout
作者: liu.leon    時間: 2012-4-17 01:37 PM
回復 7# jauylmz # @/ w5 a% Q* `

# ^% S- T4 a4 u% u# O  p; ?5 h6 Y2 P9 Y5 y4 R2 ?  @: x
    +1
作者: bizer178    時間: 2015-2-26 01:20 PM
PLACMENT# O+ \6 m! }4 Z7 L: y
如果不是笨蛋工程師在設計電路圖,PLACMENT一定是花時間最多的
2 _& y# p! }; y! M4 i" |0 y2 F如果是的話( m+ H4 Q1 z+ {8 T* n
Relayout一定是最多時間的
作者: CSPS60408    時間: 2015-4-7 09:16 PM
每次元件都讓我想很久 要怎麼畫阿...大家用的ˊ都不一樣
作者: engineer    時間: 2015-4-9 05:59 AM
有些人認為好的 design 可以彌補 layout 上的失誤，可是有很多 design 模擬 ok 的電路，最後卻以失敗或良率不佳告終，這是怎麼回事？
作者: h22823245    時間: 2015-7-14 09:49 PM
DESIGN CHAGE 眞的是最大噩夢
作者: alan0520    時間: 2015-8-5 10:56 AM
The wholechip floorplan is very important before you start the layout.
5 z8 d, T5 u# y2 c' _; F# t- sThen the position of output pin are fixed for each sub block,and the line drawing will be smooth.
- h; p0 h9 _7 X- P2 k* S  Q/ hFinally,the drc & lvs could be so easy to do .
4 O$ i% j4 |3 JBut the floorplan must be verified by designer.The thing of re-layout almost have not be happened.
作者: seulambbb    時間: 2016-4-25 01:32 PM
floorplan+溝通應該是最麻煩的  2 q* b" q. E' E3 Z4 r
但這項做好其他的就輕鬆多了~( V' `4 i+ }! F" ]" F; L( U# F7 G
除了re layout.....
作者: 鄒佳佑@FB    時間: 2016-7-6 01:51 PM
繼續努力，互相打氣一下吧，畢竟工作就是會有很多變化
作者: iamman307    時間: 2022-8-30 09:57 AM
參考各位先進的意見受益良多,謝謝各位



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