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標題: ic layout工程師需要熟悉spice嗎 [打印本頁]
作者: 君婷    時間: 2007-6-5 03:27 PM
標題: ic layout工程師需要熟悉spice嗎
我是正學習ic layout的學生，而設計工程師設計好電路時自已會先跑spice作pre-layout simulation，但之後交給佈局工程師後直到作完verification後 就要作post-layout simulation ，就這部份layout工程師不就得很熟悉怎用spice作模擬分析了?
. v, z: T. @& |請問大大是這樣嗎? 必須也要很熟悉嗎?
作者: amanda_2008    時間: 2007-6-5 09:33 PM
標題: 。。。
感觉不需要懂，因为我们根本就不会用到这方面的东西' Y: |8 A# T" [' f( N
但是能大致看得懂电路结构的话可能就不一样了，- R/ ]/ N& a8 W/ r* h# b
唉，可惜我还不能看懂
作者: ianme    時間: 2007-6-6 09:28 AM
post layout simulation應該是要交給IC Design Engineer才是，我不很清楚大公司的作業流程耶。反正都是自動產生，熟不熟悉還好吧?
作者: 君婷    時間: 2007-6-6 10:33 AM
版主 版主 小妹我是正學習中的學生，不過聽你的回答 我較不再意公司規模的大小 倒是想知是不是有的公司post-layout-simulation就是由IC Design Engineer來作分析 才決定要不要讓layout Engineer作stream out 轉出gdsii檔^^4 p5 B' _3 t" P6 {
版主 你應該是ic layout Engineer吧^^ 是你們公司都交由IC Design Enginee 作嗎? 因為出事了是他要負責耶@@ 他壓力很大喔@@
作者: ianme    時間: 2007-6-6 09:32 PM
我還是個學生喔~~還沒畢業去不了別的地方...雖然都給去...>"<所以我沒辦法回答你關於實際流程的問題，可是以小弟我站在一個IC Designer的角度來講，我是傾向於自己獨立完成pre-sim跟post-sim的，在我的看法中我認為這兩者是一體的，難以切割的，所以我覺得除非layout跟disign能配合的很好，兩邊都很清楚各自的流程跟整合中的問題以及雙方本身的問題，不然切割起來恐怕會有不work的疑慮，如果沒配合好的話...話說這樣不適合在外面生存吧XDD，我清楚這樣等於把責任都攬到自己身上囉~~不過就算要配合也要事前考慮完善，這樣就不會有出事之後在那邊推來推去的責任了吧?而且感覺這樣沒什麼意義!失敗就是失敗，沒有任何藉口與理由。上天是不會眷顧失敗之後停滯不前的人。
, {# G4 X# ]3 E! K5 _% j3 V. n- S" h" S$ C+ b' k1 j# {
以我自己本身部分的主修方面來看，除了電路設計的部份還有製程上的作法，另外也還有特別去CIC上過Layout的課並且自己在看過一下，可惜的是我沒有實際下線過的經驗，所以最近也在考慮說要自己tapout看看，配合在量測的課程學到的觀念做整套的，也許會讓自己在有點進步吧?
/ {8 c" M  g" {" W: k, p/ a: h# s! m. n
spice很難也不難!很多人覺得說會寫就自以為很懂spice了，實際上根本就不是這樣!spice就是電子學電路學等等的總和的結果，所謂的netlist就可以看出端倪，netlist顧名思義，可以理解吧?寫那也不過就幾行而已，但是重點是要知道在做什麼。spice是經由使用者描述電路節點之間的關係，透過內部內建的規則，以bsim3的精度來做運算，最後再經由使用者判斷與解釋，得到所需的結果。其實有點"專家系統"的味道所在，所以重點並非spice如何寫，spice兩大問題，一個是電路描述的問題，也就是電路結構與WL值；另外就是底下要怎麼給偏壓，怎麼下量測?這些都要回歸到原本的理論去探討，並非在spice上面琢磨。如果把spice當作高階語言在看的，那我想永遠是學不會電路設計的。今天就是因為如此，所以才不會像數位這樣入門容易。如果真的要學spice那真的太簡單了，隨便都可以學會，現在問題是：鐵劍配高手，削鐵如泥；神劍贈庸手，伐木不斷。6 y, _' m! _6 L9 u% T; R9 K# s

& M. h0 p- K8 R9 f# y$ A* D底下給個簡單的示範一下。隨手打打還請不要見笑@@
3 {7 j* W0 r0 t# m! x( j3 Q
3 r! a1 S$ H5 p8 A  j- h$ G*123123*      *awave上面顯示之標題* H+ h! v$ ]& e" F& G; h
.lib XXXXXX XXXX   *model引入，還有使用的區域。
/ _# Y% \( o- R# G% Z" M
) O: F8 J. r8 ?& w. uM1 Vdd Vin Vout Vdd pmos w=3u l=1u        *mosfet寫法：MXX  Drain  Gate  Source Bulk  Model  Width  Length0 c9 e0 K  l6 `+ f; J- D! l
M2 Vout Vin Vss Vss nmos w=1u l=1u  I- b% C2 H  x2 Z6 V* A3 B! p

1 |  U* `0 p9 ?% p' \7 [6 dV1 Vdd 0 dc 5                                       *給定偏壓，此為V1迴路，DC 5V/ J/ @% `( L6 w
V2 Vss 0 dc 0
: d) z8 b4 I) d! o" GV3 Vin 0 pulse(0 5 0 0 0 1m 2m)             *給定輸入，此為V3迴路，rail to rail 5V，duty cycle 50%，500Hz之方波
+ v; i9 v+ R3 M$ H7 J7 O/ N8 K" X; E) M( G; [4 |1 N& B* l5 K
.dc V3 0 5 0.1                 *做轉移特性曲線
  [  d. W7 [  e0 w7 l& D/ e+ L0 u.tran 10u 4m                   *暫態分析8 V0 U( b9 P7 \1 l3 ^
.end% F6 U8 q1 H! ?" c

9 ^% h. N4 Y$ w  g5 f差不多就這樣，反正什麼分析就是X軸是什麼單位，簡單明瞭。類比的話其實寫個幾十行就算蠻大的了。所以也沒什麼太多關於使用上的技巧。
& c- h3 ^2 L8 M8 k" x% _( N6 D- d% o) o( ]+ K4 f. U' \
.ac分析  X軸frequency$ T: U5 x+ y! Z2 C
.dc分析  X軸voltage
" x1 e8 P1 Q2 m( M1 c8 v& r.tran分析  X軸time1 J  ]3 T3 \/ j0 y9 j2 J7 q
.op分析   工作點分析，到lis裡面看
0 I3 Z4 e$ X* D; T1 n; y4 m9 j: P7 O7 d  ^( n" i$ R- a
比較常用的就這幾項。
1 _8 E+ n9 W2 [' @% p" K  }
+ i0 A& g: J$ K" d) r有什麼需求才跑什麼分析，不是什麼樣的電路通通抓起來跑整套完整的分析，那是會被笑的!比如數位電路跑.ac分析那簡直是笑掉大牙，不注重noise的電路跑noise跟蒙地卡羅也嫌沒太大必要，不是bangap電路跑溫度分析。
5 T9 V( K$ B2 G$ a' |$ C1 S  s, p% p: B- M. `; H7 X3 Y
再次強調，spice是工具，輔助使用，不是設計電路就靠spice就了事。上次去看對岸的號稱高精準度的給感測器使用的精準OP，一看offset 200uV，笑的肚子還蠻痛的...哈!那叫做沒切入問題核心，沒了解問題重點。如果說我上面打的都看的懂其實那就spice差不多了。
3 Y$ ]" D- f  ~! O6 P( R, C4 A+ S  g" T
[ 本帖最後由 ianme 於 2007-6-12 03:48 AM 編輯 ]
作者: 君婷    時間: 2007-6-6 10:28 PM
意思是說應該要懂電路原理和分析並依照電路所需要的分析決定跑SPICE時下什麼分析的命令，所以自已本身要懂的分析電路 才知要作什麼分析，而分析就照SPICE的語法格式去下命令 是這樣嗎?5 H7 C. o( C9 t! {, v* B! F8 J
3Q1 c1 L# |+ A2 f4 o4 ?1 Q
真正要學的是原理的分析 才知要SPICE幫你進行什麼分析是吧?  {7 F2 {2 A5 r$ y. O
! z9 ?3 P6 q0 V
[ 本帖最後由 君婷 於 2007-6-6 10:30 PM 編輯 ]
作者: ianme    時間: 2007-6-7 12:18 AM
大致上是妳說的這個意思。要有理論基礎配合spice才會學到東西。spice不過就是個EDA tool，用cadance畫好他自己也是會轉netlist，或是用pspice也會幫你轉，沒有特別去學的必要。
作者: finster    時間: 2007-6-10 03:59 PM
我講一下我以前公司的情況
1 P# ~3 L; j4 Y類比電路工程師需要精通SPICE,同時也要懂得ic layout的畫法和注意事項,諸如layout match,ESD,.....等' N) q' k; E8 ^- w( O1 @
而至於ic layout工程師,不需要懂得SPICE,但製程流程與各個元件的畫法和技巧要很了解
2 v% |) }8 k" l- Z1 |, P, h對類比電路工程師來說,電路模擬共分前後兩道,分別是pri-sim和post-sim,分別在於pre-sim是指layout前的模擬,沒有考慮到layout的問題與寄生效應  }3 ]% J) ]5 p: p4 f% `( J
post-sim則是指ic layout工程師在畫完電路layout後,同時完成LVS,DRC和ERC後,抽完R-C的netlist file給類比電路工程師所作的模擬稱之為post-sim
: `3 I+ i' X- C& T8 ]對於ic layout工程師而言,了解或者懂得SPICE語法對於類比電路工程師而言並沒有太多的幫助
  M/ s$ |& t, J- a4 t( ?7 n+ z一個好的,或者優質的ic layout工程師,最重要的工作是畫好電路的layout,因為那是最直接影響電路的功能與performance
1 D4 [0 D: y: R; s( X0 x9 t例如,一條50MHz clock path,用metal 1來畫,一個好的ic layout工程師會知道這條50MHz clock path要留意它經過的區域,同時要留意是否有其他干擾源在附近
$ k) \$ O/ c8 H0 [, e9 P. u( F; T例如,一個OP AMP的input MOS,它就特別需要注意,任何一邊不對稱或者不相等,就會造成電路的performance有著不小的差異
. L; z/ S' U" k( X0 Y# W3 _6 w" ]這些不是在SPICE語法中定義出來的,不過,這些關鍵卻是ic layout工程師需要注意且留意到的地方
' }$ Z% `! ]% J2 U+ K$ L: O1 B* d
最後,我想提一點的是2 y, q5 R9 g9 j0 g/ k# l) U# V
ic layout工程師的layout會決定電路的performance
4 Z% Q/ {+ k% T0 x如我前面例子所言,一個OP AMP的input MOS沒有畫好,會產生出不小的offset問題,進而讓整個OP AMP的performance大打折扣
5 N9 z# ]+ G1 Z) i" C3 p$ l如此一來,類比電路工程師在作post-sim時就會發覺到pre-sim和post-sim兩者的差異甚大,甚至大到無法達到規格需求9 M+ V0 i- Q: t
如此一來,類比電路工程師只能要求ic layout工程師再修改電路layout,或者類比電路工程師再修改自己的電路9 F- w6 M; I" o4 G. o+ i
當然,我時常發現類比電路工程師只要查覺到自己在pre-sim沒問題,通常都是請ic layout工程師作修改
6 J  w# y5 v  U  B" r4 _ic layout工程師的重點在於畫好電路layout/ ?4 ?- x8 Z# V2 u! W
而學習SPICE,則對於ic layout其實並沒有太大的助益
作者: 君婷    時間: 2007-6-11 08:03 AM
您好^^因為您提供的是業界的經驗，使得我了解了重要的一點就是IC LAYOUT對SPICE熟不熟悉對IC DESIGN不重要，但是像電路理論原理之類的書 本身理論並不會直接寫LAYOUT時要怎佈局才能避免發生什麼現象?及線寬或間距等! 而小妹我只知 依照最績極的設計規則 即採用design rule所規定的最小尺吋、距離來畫。所以佈局過程中要考慮的原理 反而不知是要看什麼的書?還是要有人帶你呢@@
作者: finster    時間: 2007-6-12 03:33 AM
對於你的問題其實很難回答, f0 l, Q4 `1 h: H5 S0 R* q
因為一個好的IC layout工程師應該要具備一定程度的電路設計理論,但,一旦IC layout工程師有一定程度的電路設計經驗就不會想從事IC layout的職務
& @! f6 {: q# ^. _1 J/ d其原因是因為IC layout的職務較單調,不具變化,且薪資上和電路設計工程師有一些差距4 ~) A* Z9 |3 `' O, E* W
所以,電路設計工程師不會想作IC layout/ T/ A. p  u8 W- r% N7 i! z$ R
故而,IC layout工程師就就成非電路設計工程師所從事的職務,只是,IC layout又會大大的影響電路設計的品質與效能
3 o8 T. F! p5 a  ]" Q
+ Z( o' Y$ [& C9 j* P9 n; k- K6 W故而,一個負責的電路設計工程師在交付給IC layout工程師時,會特別註明電路中那些部份或者電路要作特殊處理,更詳細的會說明儘可能以什麼樣的方式來畫電路# [. F. `: _& A, P" `' t
因為,只有電路設計工程師最清楚電路的那些地方最敏感,最需要特別處理1 L, E' G5 x" Q
同時,在IC layout工程師在畫layout時,電路設計工程師通常會要求IC layout工程師在畫好某些部份電路時,能先請電路設計工程師觀看檢視,看看有沒有需要修改的地方! E" o& r. ?* O3 e0 f) w, ~0 Z
若有,則會請IC layout工程師作細部修改,若沒有,IC layout工程師就繼續畫下去
: K$ Y4 L$ H" W5 S, \* @( j而這,是在業界中電路工程師和IC layout工程師的互動方式
$ c; c5 Y7 a; H* a/ F每一家公司的作法也許會有所不同,不過,大體上皆是一對一的互動- f8 F& I& h' I2 o% U* x

3 \5 ~+ [- b1 e再來,一個沒有經驗的IC layout工程師,通常會由一位資深的IC layout工程師帶著入門
; }! }4 f: l4 O! y當然,每一家公司對於沒有工作經驗的都會有先期教學教育,對於那種己有數年工作經驗的大概都是直接上工吧
) |, h4 g) J8 R3 i' W1 W, T而對於布局的方法和技巧,一些短期教育訓練課程都有在開,像交大,清大每一期都有一些訓練課程" J9 L3 S9 ?7 \' L+ a2 ^
IC layout布局我並沒有相關的參考書籍可供介紹,因為這方面的資訊我大都是從短期的訓練課程中學習而來的. u  U8 D3 s8 |. m; s. Q0 ?3 p
再者,因為本身是電路設計者,我通常只交待電路的那些部份要作特別處理,細部的畫法則交由IC layout工程師自行處理& r% U. j: y" z
最後,我想提一點的是,IC layout很注重經驗,因為這一門職務的經驗值很重要,很多地方都是經驗累積來的,即使書上有教,但實際應用還是在個人的經驗值較為真實
0 l: ^# _  s# @& b1 Q電路工程師通常會告訴你那些地方要特別處理,而資深IC layout工程師則是會教你那些地方要怎麼畫會比較好
作者: 君婷    時間: 2007-6-12 09:40 AM
感恩! 如果說具有電路設計能力的人來作ic layout可以成為最有價值的layout工程師，但薪資上的差遇 使得不願作layout，反正layout靠的是經驗  總之謝謝你，那我是不是只要熟悉軟體的操作 大致上公司肯錄用我機會就已很高呢? 站在學生的角色  應徵前可作的有?
作者: jianping    時間: 2007-6-12 09:51 AM
標題: 回復 #11 君婷 的帖子
如果你是學生∼應徵前如果你會LAYOUT所有基本的元件（INV，NAND，AND，NOR，OR，DFF）等等，且你會跑DRC及LVS，那∼∼∼很多公司應該就會收你了，其他進公司再學。
& n" \0 t1 b2 n+ i5 E如果你想高人一等，那∼∼看你會不會看的懂DRC及LVS command file，如果看的懂，你就高人一等了。+ A/ E1 c2 X/ n' P' n& d
如果你想超人一等，那∼∼就看你會不會自己寫command file了。
! p0 Y& C$ o9 ~9 r0 f. y) ?' L7 Y  t9 n! g: g, L
另外∼∼UNIX系統大概要懂，VI要怎麼會用最基本喔，我說UNIX大概懂是至少要會拷貝檔案，刪除檔案，建資料夾等等吧。
作者: 君婷    時間: 2007-6-12 11:22 AM
喔喔您講的很清楚 學生的方向，那我要熟悉tool的使用先 ，因為是學長帶我的，所以像drc, lvs根本很少錯誤訊息 ，同時也看不太懂錯誤訊息，因為其command file就看不懂了@@ 我想說看的懂的話跑LVS的錯誤訊息 應該也能很清楚要修改那裡@@
2 C7 {) j% Y. t我現在最大問題是看不懂command file 而撰寫 那個是晶圓製造廠 它們寫的吧 ，方便它們製造而已!
* y, J5 m# g; O! D. T, m% l0 |版主大大 小妹我暫時剩一個問題就是 如何看懂 command file ?這是有書 且有語法的嗎?@@
作者: zannx    時間: 2007-6-21 03:26 AM
1 spice 對ic layout 是不太需要,但是還是需要跑過基本的驗證 pre sim ,post sim,這是好的layout工程師3 R9 ^% K3 M; C# v5 d2 U" [

1 l9 S7 [8 x7 ^! S' t5 J5 {$ E2 看的懂電路的動作原理,是更好的layout工程師,/ ]3 A1 H& r6 _5 Z: z% g0 e+ C
) r/ l; [4 X( j+ v4 T3 g9 S
3 能跟ic designer做好事前的溝通,互相瞭解所需,才是完美的layout工程師
6 ?. d; ^# x2 X/ P4 L! s
4 E% o. x2 |. S0 W不過大部分遇到的,都是第一種比較多,其實這兩者是相輔相成的.
作者: zannx    時間: 2007-6-21 03:38 AM
標題: 回復 #6 君婷 的帖子
沒錯,會用分析看出電路的好壞,才是重點,只懂得下指令,只不過算是文書處理階段,離設計還滿遙遠的.不過一般外面公司) ]# J' \5 p9 n6 k, w" B
還真的滿常用spice的,因為這是最便宜的soultion之一,畢竟spice沒有比視覺化的介面好用,要作太複雜的分析,指令就一堆了,
' ?9 L1 n. v# k- M; y! n要跑RF更是麻煩,通常適合小型的電路架構,倒是很方便,要是電路太大可能有只有設記者自己才會想看netlist檔吧.
作者: ianme    時間: 2007-6-22 11:45 PM
標題: 回復 #14 zannx 的帖子
spice視覺化不見得比較好用吧....也有pspice阿，也不見得就輸給hspice，畫圖不見得比打字快。spice問題是在於收斂度的問題。太大還要很準就會很慢。
5 {8 H6 ]! ^' Y: L6 l9 M, t
1 ]. k* B! u/ ^) B0 v重點就在於有這樣的能力誰要去layout......
作者: wlyi0928    時間: 2007-6-23 02:37 PM
看了以上的回覆, 其實我也有一些想法, 想提出來和大家討論一下.4 @, p  X. p7 S  {8 p, h* x4 w
layout實際上需要注意的地方, finster副版主的說明已經夠詳細了, 所以我大概想要說的是一些心得吧.  o1 R' H8 J# t) m' Q% n. V# ^2 q
1 v3 u+ z! Y  d6 I5 I
1. 實際上, 我並不覺得layout工程師可以對spice都不瞭解.
4 m( E$ e* `) ^( N' O8 f3 h6 [( |More specifically, 在hspice裡面, layout engineers必須至少對netlist部份的電路描述瞭若指掌才行.
* }7 p9 g3 w; K# w1 `至於模擬的分析部份倒是可以不必了, 反正以ic layout engineer來說,
* K- {5 F& k" V9 f在拿到netlist file要做LVS verification的時候, 分析的部份也在netlist裡也已經看不見了.- k9 K# f' N2 C; d) ^
當然在一般的公司(就我自己所待過的公司來說啦)裡面, 的確ic layout engineer的工作大略上會是:5 k+ C( C( [, Y% _0 C6 [
拿到designers release出來的電路圖-->layout-->DRC/LVS/PEX抽出結果-->給designer跑postsim0 O, g" ]. ]; {0 ~9 s% p
但是在驗證的部份, 尤其是LVS驗證時, layout做久了, 難道你不會遇到一些莫名其妙的問題產生嗎?) F! d, z$ X" C. R9 s
例如怎麼看這個layout和netlist就是對的, LVS卻會report出奇怪的錯誤而導致驗證無法成功,; j$ @8 U. X4 U7 W/ w  s; Z7 t
這個時候, layout engineer還能對netlist的內容不熟悉嗎?
0 w0 x; C. E1 S6 \這樣子的時候, 最好是連designers自己都必須看得懂LVS report和LVS command file吧!!6 j* f, C1 q9 J- k# v
以前我曾看過同事有類似這樣的問題發生, 連designer都要坐在旁邊幫著看到底他給的netlist有什麼問題,  Q. \1 j5 {1 N$ j6 @
類似typo(有時需要手動置換gnd或任何node, 可是在一個超級大電路的某處, gnd被typo成gdn)的問題, - t% h; k( G' y1 Z
想想看, 兩個人四隻眼睛, 要花很多時間去找??3 m& c$ i) \/ b0 @6 A

+ }' J' h( U9 T6 g& G$ \1 M5 t2. 站在公司的分工上來看, designers當然需要去take care presim及postsim的流程,) a5 h' E9 G, ]" w0 f
除此之外, designers當然也會需要對layout有一定的"瞭解"...
  [3 V7 J' p+ e' A此處所謂"瞭解", 倒不見得只是designers自己會"畫", layout上的一些方法及conventions也要知道才行.' m- @! E7 b! h* `5 v
大部份的designers至少都有碩士學歷, 而碩士班要畢業, "通常"老師應該會要求要下前瞻性晶片吧.# L% m- x7 c8 K$ B/ A1 Z6 E
我也曾經看過碩士畢業生design得很不錯的電路, 自己的layout卻差強人意, 不過不管,
1 @. _) B+ }: F/ i: Z) L7 f前瞻性晶片過了, 就畢業了, layout好不好是另外一回事...也沒時間再回頭去管這些東西.
9 ]4 t7 S( {. M& j* s我不否認類似這樣的情況的確經常發生...0 M7 L4 M% M+ Y5 Q' k
有時候不見得只是designer, 連學校老師都會有這種情況...
$ r3 F8 O7 N2 k  q; U有的老師或許會覺得layout不過就是一些專科畢業的人在做的工作,3 p# l+ Y% c) W1 k& ]
可能老師知道layout的好壞對一顆晶片的成敗之重要程度,
) G5 K2 E3 j/ e/ T- q9 v但是實際上在"做layout"時候會發生的問題或現象等等, 他們可能就比較缺乏這方面的經驗了.
2 W; v# L  n; z* K6 x例如, 前幾年我還在業界服務時, 曾經遇過designer要求我把電晶體畫成八角形,再把八角形的電晶體擺成六邊形,, T* G3 z2 E  t# ^; ]+ H1 Z3 t
當時......我無言了......到現在我還是不知道那樣的東西要怎麼做.- p) r4 O. a1 G4 [$ j
有的designers會覺得, layout就是layout嘛, 我叫你怎麼做, 你就照著做就好啦, 難道你會比我懂design嗎?, i: t5 G$ \, j/ p
說得基本上沒錯, 不過有些東西在layout上實際上就是做不到,
' F+ Q" L% k8 |有時候designers(或even老師都好)在這一點上或許該有點sence會比較好.7 l) U8 Y" {- k
% F  r: a$ o  r1 y& }4 V8 g) G  L
3. EDA tool的使用的確是layout engineers必須一定要熟悉的重要環節,% i- Z6 G) F' V! E( U
以在學校來說好了, 下晶片的deadline經常就壓在layout這個procedure上面.% M9 m& D2 t- X4 o; d
有的人even連postsim都還來不及做, 晶片就出去了." Q+ k9 o" @# T! E2 u. B$ j! G
這當然並不是常態, 也絕對不會是一個好現象, 可是我只能說, 這是一個比較殘酷現實的情況之反映.+ @% y7 `2 p5 f* L; {. ^* E0 E
沒做postsim, 先不管process variation好了, 你怎麼知道你的晶片實際layout, fabricated出來會不會動??. A  J+ b# s) i! o- C% v8 e" H0 `
相對的, 我也曾經聽說過有的實驗室不用下晶片, 只要模擬有跑出來就好了, 你就畢業了.
; a# J$ {8 B6 q8 t5 U4 w/ k但是事實上我是這麼想的, 無論自己的電路設計得多好, 無法把它做成晶片出來量測,
2 }6 }4 h/ t3 u" E; s) a* U其實就等同於紙上談兵, 沒有夠solid的證據證明自己的晶片設計的確優良.% r2 k. S4 S. q; l5 e
也就是說呢, 優良的電路設計, 也要搭配上優良的layout, 一個晶片work的possibility就能提升了.. k# B' i& n% O5 u8 O
優良的layout包括了很多層面, 有的東西即使在書本上的知識你都讀懂了, 讀通了,
0 G% L2 ~, E7 H但是實際在做layout的時候是否知道如何去實行呢??
5 \+ B& I) I5 l$ r2 T3 t" A, `1 Q7 B所以呢, 我覺得啦, 對學生來說有一個好處就是能下教育性晶片,
: Q- k0 \' m/ l( J. s9 E5 t1 X" z所以呢, CIC教育性晶片的制度我真的覺得很讚, 設計一個簡單的電路就好,$ L+ }+ d& y2 G8 m, B- Q6 m* F# n5 O' T
然後自己真的完整的做出一顆tape out出去, 再等它回來拿去量,
- \/ [. K6 I  x3 G9 V  C/ I# Q# Q無論是work也好, fail也好, 能完成整個實際的流程的話, 這樣都還比較實際一點吧...
作者: wlyi0928    時間: 2007-6-23 03:24 PM
真抱歉, 補充的東西打太久, 超過30分鐘, 系統不讓我編輯了, . t' o! H( p' F
所以我再寫在另外一個回復裡, 請見諒!!!2 N& ?( M$ A2 I$ C: d4 p
3 k8 R  @' i0 s' l; w7 i
4. 忘記補充一點...我個人覺得, 電路圖的呈現是很重要的,: _/ g* M+ v# L; C. i( N
即使你的電路很簡單, 用手敲hspice file比畫圖來得快很多, 我想也都還是應該畫成電路圖會比較好.4 o# y8 k5 \8 ]$ }
這裡說的電路圖是像virtuoso schematic composer 畫出來的那種, 可以用來加上自己所需要的分析去跑模擬的電路圖.
, n1 b7 \0 w) D# P, z5 r6 j這份電路圖的功能, 我覺得第一, 是要維持designers與layout engineers目前手頭上有的電路圖之consistency.6 X( c# y9 f+ ]8 M5 p  I. O
當然我也數次遇過designers改了電路, 卻忘記update一份新的電路圖給layout engineers, 以致到做LVS的時候才發現有所差異,& ?$ ]" n% m2 |; @+ R7 G
可是那時才發現有可能已經太晚, 已經做好了的layout經常是很compact的, 要去做compact layout的更改通常並不容易,
3 l) R; C  u  ~5 E, O不過這是另外的issue了.) K' D% H1 w" d) R
我想說的是, designers做好的電路圖, 可以給自己用來跑模擬, 也必須把它release出來給layout engineers,$ d7 F8 x( T9 P3 C( n' ~$ `$ K
當designers有修改電路時, 要立刻update給layout engineers, 押日期做檔案版本確認...etc.0 w( L9 A9 C3 E; ]+ u4 i6 }* U
以上是一般公司大略的流程.9 e* x9 {4 z) g3 x5 K
而這公司的流程, 我強烈的覺得在學校裡也必須如此實行.
7 q' j0 `0 {  {$ f2 s) R; i( h2 _* l5 w我自己幾年前在業界服務過, 擔任layout engineer的職務, 3 [5 x: \: P5 k6 K. T
所以我在到學校實驗室之後, 在還未能開始電路設計, 僅在學習階段時,
! a7 q. X6 ^/ R- W6 _+ Z" h! ^  O( c實驗室的full custom 晶片佈局都是由我一手包辦.) M. T2 B) B6 [0 h! s  w) v. W4 @' X
在我幫忙電路佈局時, 其實他們設計的電路都是用記事本一個一個subckt手敲的, 然後再加上要分析的指令.
' M+ k. C, z6 ?8 _可是今天要做佈局的人是我, 我的腦子裡可沒有他們的電路圖, 所以他們必須用手畫, 或用visio...等等什麼畫圖工具都好, 畫一份電路圖出來給我.
$ ?# t7 Z$ A( \6 ^- I0 _. {在這樣的procedure中, 只要一不小心, "inconsistency"就發生了, 相對的, 也會造成後續很多的麻煩, 在debug時浪費很多時間.: s: ~  f5 S, Y3 s) l
手敲電路對於小電路來說絕對有其便利性存在, 因為我想改哪一顆的W或L, 或哪個bias voltage, 我就直接改就好啦,
+ o2 x) Z' P' t0 y3 I+ F# u$ Neven是一些logic gates, 像INV, NAND, NOR...etc, 的確我必須承認, 畫圖不見得會比較快.
. D) c3 V! k$ ?4 Q! X; `* ?要改什麼設計參數的話, 也不用再到電路圖上改, 因為那樣子的話還要再轉一次netlist出來, 好像顯得挺麻煩的.
8 C' Y$ `5 F1 g* H1 z3 L+ u) [, v但是, 往往就因為貪圖該"so-called""便利性", 使得layout後做LVS驗證之時, 這個"inconsistency"出現了,1 T6 s, G; j; L7 f4 [
我們通常從layout裡去找到底哪裡接錯, 哪裡open, 哪裡short...etc,
) b8 A+ ~$ f3 ]! l找到最後, 才發現是design的人給的手畫電路圖畫錯, 或是他手敲hspice file的時候敲錯...然後再改netlist或圖, 當然也有可能動到layout...etc.9 j! s, D- ~3 ~. r4 _; o/ z
這樣繞一大圈的程序好幾次花掉我很多時間, 所以這個"consistency", 是我想要特別強調的地方.
; n# p1 e1 `  `( f& D5 C6 U: Q, s# q+ X
5. 然後是電路hierarchy架構的建立, 這個我想也是很重要的一點,3 P& N6 }* m8 O" h
不過這個hierarchy的概念有一點點難解釋, 總之大概就是說呢, 6 B, Z. p1 L: i# J
我們無論是在做電路或是layout的時候, 都必須要有很強烈的hierarchy架構建築在我們的腦海中.
& T8 N8 p( ~4 G今天一個layout的sub-block完成後, 其實應該都要能夠找到一個相對應的subckt來做LVS的比對,7 s& R' E9 F% _( {* _8 I- J
由bottom到top cell都必須遵循這個原則來達成, 這樣會比較好.0 b  f* o1 V, ~: T: y$ a
一方面對自己來說, 至少bottom cell已經做過LVS驗證, 到了上層的電路時若發現LVS驗證不過, 至少能夠確定大概是發生在這一層的問題,% X/ S+ [" {2 i: m8 G2 B/ l* G  F
而不會是沒有方向的, 盲目去找究竟LVS的錯誤到底是在哪裡產生的.8 G& o: C; b; A& i8 b* m
而Layout要能做到hierarchical的LVS驗證, 則netlist也必須corresponding的subckt才能做比對,
5 @( `  U# J1 y/ k; t. r1 r" x因此這個hierarchy架構不只是在layout時重要, 在hspice file/netlist中的重要性也絕不遜於layout本身.
3 \2 O. `6 v& V8 K' S9 Z7 k7 P9 n6 b其次, 若是在公司裡面的話, 有時候...或許還蠻常的啦, 會遇到要拿以前人家做好的layout來改版的情況發生.
8 S" i& v2 @: h" N) |9 W; v, V要是當初人家的hierarchy架構沒有做好, 整個晶片都是flat的, 或是hierarchy架構做得不對,
8 F0 _$ _4 O/ S3 r" T! ?& _那麼你能想像, 當自己要接手做修改的困難度有多高嗎??
( \/ H8 F+ D5 u9 q' p8 l或許hierarchy架構的觀念這樣講起來有點抽象, 不過它真的很重要, 希望有需要的人可以稍微體會看看.: p. q" ]: s9 R- g+ `4 s# S

+ H$ d3 Z8 `1 S  _以上是個人一些小小的觀點, 或許有些東西過於冗長, 請路過先進不吝給予指教, 感激不盡!!
作者: 君婷    時間: 2007-6-23 10:30 PM
果然是不錯的經驗談 ，同時也了解剛踏入業界時剛開始要注重的學習方向之一!* H2 o! X/ _5 j* C
一個 layout engineer 務必要看的懂netlist檔及Lvs command file 否則LVS verification時常會除錯很久，但聽您這樣說 ，另外發現與design engineer間的溝通協調 變很重要，若協調的過程中因為意見不合 對方不滿 認為他是設計工程師 要你改 就是有權要求你 ，而layout engineer 做這工作就真的滿辛苦似的 只能期望與 你合作的design engineer是位願意溝通協調的人，這點令學生的我感到有點擔心，這份工作合作娛快與否 似乎在於溝通協調。
" E0 T. F% ~  Y, R
1 Y" Q  ]4 ^8 V/ ]& H這是小妹 目前暫時的想法罷了  謝謝!
作者: ianme    時間: 2007-6-24 07:48 PM
我的看法不太相同，我認為spice精隨在於手寫的部份，實際上再做的時候一定都是visio電路圖配合打指令再做的，有時候要跑分析，還要去改動電路圖，這是相當沒有意義的事情。任何一個IC designer都不會想這樣做的，要去cadence畫那個電路圖要等到後面的事情，前面根本沒人這樣做。一定都是先全部弄的差不多才會開始cadence的流程。, ~; j& U5 d9 P  q* ^; T

% W8 t* k  a5 P, x. _9 @# j再來，postsim主要探討的是寄生元件的問題，並非製程variation的問題，設計的時候自然可以去考慮製程變動的狀況，剛好目前我就正在做這個區域。這不是等到layout再來探討的問題，兩者之間有所區別。+ c( H& I1 ~3 _7 U8 d

6 N& b3 g+ p4 K8 ?: U3 V而且這樣的方式只有在大公司有所需要，學校裡面或是小公司，都會是單人包辦到底，所以這樣的流程在學術單位裡面根本沒有需要也沒有必要。因為這樣達不到學習目標或是作事效率。而且這說法有矛盾，如果layout的人可以懂spice就沒有那個必要把spice寫成分區塊，如果看不懂那寫那樣也沒什麼意義，而且照看spice其實就能夠轉出電路了。/ m, g7 m& |5 \4 T* q2 U
5 U8 _3 t2 \1 c: Z: U! e) t
而且第5點更是難，每個人都有每個人的風格，怎麼能夠要求硬要跟自我風格匹配呢?我覺得有些看法是站在一個layout者的看法，設計上是要兩者互相配合沒錯，可是要要求designer一定要怎樣怎樣恐怕溝通就會有問題了，整個設計的流程是以designer為主導，designer如果願意盡量配合layout者那是一種體諒，絕非義務。感覺有點本末倒置囉。能做到是最好，可是不能一廂情願的希望別人如何做如何做，這不是好現象。4 U& V7 w$ x; q- X- {$ j8 T2 |
  `8 I. D/ m- l1 I
[ 本帖最後由 ianme 於 2007-6-24 07:49 PM 編輯 ]
作者: wlyi0928    時間: 2007-6-25 12:00 PM
標題: 回復 #20 ianme 的帖子
ianme版主說的大部份上沒有錯, 而我也認同spice的"奧義"的確就在手寫的部份.
, ~4 {1 q! O; G* V我必須說, 在我們剛開始帶實驗課的時候, 也不會直接就把composer教給大家,+ X. b4 t2 M& q
手key電路加上需要的分析指令, 一剛開始的確是這麼做的,6 \  U- H% E* q4 {) ?* _; C: D
到後來有需要的時候, 才把composer教給他們.9 z! l: S! }' K/ B
4 h* D7 b# Z$ N( n* f
當然大部份的designers...我想在學校的時候大家都不想這麼做...我的意思是, % {% T/ t4 u& e) F. D
的確每當改一次電路, 就要在composer裡做修改, 再轉出需要的netlist出來, , A, @5 P/ @; M# D  }
我也不否認這是一件麻煩的事情...even我自己也都嫌這個procedure麻煩.3 V# m& k" W8 ]) Z/ i/ {( x
舉個例子來說好了, 一顆op的電晶體可能沒有幾顆, 當你自己在設計的時候,
4 e# C' x, f( @7 ?你當然有權利可以手key你需要的電路, 再上分析再來跑模擬, 因為的確這樣子比較方便比較快, 也能給自己省下很多時間.8 m* Q5 ^$ f: D2 h9 ~1 F1 Z
重點是, 電路一大, 好比說一個高階的sigma-delta analog-to-digital converter,
9 z$ V$ j0 B8 I若是沒有經驗的designers本身, 或是仍在學的學生都好,
) C  }4 {  D2 o$ t; p能真正確保電路的hierarchy架構一層層做起來都是很正確的嗎?8 s* U7 \& `% i0 i
你曾經因為遇過大電路hierarchy架構混亂, 在佈局驗證之後所產生的麻煩嗎?
) R$ a/ B- v7 {5 |1 n- Z! N你曾經因為自己的大電路裡面某個小地方節點名字打錯了一個字母, 導致做LVS驗證時花上好幾天時間來debug,
) D# C$ \. `5 e最後才發現原來是某某小地方的節點名稱"就錯那一個字母"嗎??
0 D! L. Y5 B  O1 }很遺憾的, 這些麻煩, 正是designers本身在release電路出來給layout之前就應該要謹慎take care的地方,
5 |% V% O3 u' P  L  @" n而因為這樣的問題而產生出來的LVS debug時間, 我只能說都是浪費掉了,4 a$ j) f/ b& U* b4 g8 i
因為這樣的問題根本上它就不應該存在的. 不知道您能認同嗎?
1 [& Z0 x3 }, o, J. u% p% J/ L8 P- B" L4 m
您說"沒有那個必要把spice分成區塊"...不知您所指的意思是不需要有subckt的存在嗎?
0 ?3 }. U$ w* Z2 b9 n+ D大概是您做的電路較小所以不需要吧, 就算是純粹類比這種比較小型的電路, ' Q2 J: J3 N, U4 d3 I
或even是混合訊號電路, 沒有subckt存在的話......我只能說是自找死路, 6 o/ u7 n& C& B; ^' n
"照看spice其實就能夠轉出電路", 照您這麼說也沒有錯, 不過看看是要花多少時間呢!!0 d* h) `# _1 Y# v( _- ]* P
類比或混合訊號電路可能並不適用gate count來算它們的transistors數量, 但這並不代表它們的佈局很容易.
  i7 Y0 S2 R5 e/ o所以, 恕我直言, 您可能真的沒有tape out過晶片的經驗, 當然, 若是如此, 您也遇不到這樣的麻煩.
- R" D% }( B" y+ t2 Z' g& w( r  T: `
但是今天我們必須要知道是, 學校的情況和公司裡的情況的確會有很大的不同.6 ~; N" M$ m$ v( V
我不知道您所謂的小公司是多少人叫做小公司,
+ e2 F* K# z9 }& V/ l% Q8 B我待過的公司都是小公司, 有五十人以內的公司, 有三百人以內的公司, 這些都被稱為是小公司.
/ D$ U6 n5 t$ p# C( O7 C( H2 L$ x在學校裡面, 你自己是designer兼layout, 你的電路哪裡key錯, 就算你到做LVS驗證時才發現,% [2 _) Y1 |1 J
這個後果也必須是你自己要來承擔, 是吧??
4 v1 r$ Z  Y3 T% [3 @, Z, |3 S學校晶片通常是搭CIC的shuttle, 若是因此來不及tape out,
& s- e2 |$ P9 ]1 h小則等到下一個梯次再tape out就行, 萬一遇到畢業晶片潮, 則這個來不及tape out的後果就會是比較嚴重的了.- W7 _  S1 ~3 w4 o1 Y  X. _* M
但在公司裡面, 大部份的晶片tape out是自己公司負責費用, 當然有時候也會搭foundry的shuttle,
- P3 i$ Z( c# j+ z' U然而若是因為designers release出來給layout的電路圖之版本差異而導致chip tape out delay的話,, f: U- x, X. N) c- s4 ?% b
公司上面的大頭追究下來, 這個責任歸屬的問題, 可就是很麻煩且傷感情的一件事了.
3 ~4 D: g/ C$ r7 g9 R* Q
  P8 Q& m( C4 z7 i( A  {; i當然我今天在業界服務過的時間僅只幾年而已並不長, 而我也必須承認, EE並不是我到業界服務之前所讀的科系,% f+ N' i/ e3 S# Q9 a5 B+ N
所以很多東西我也都是在原本的學校畢業之後才學的, 包括要到業界服務之前的相關知識亦然.
* t0 {0 I( V8 t% _% E1 R就算到目前為止, 許多理論和知識我也都還在學習的階段,
/ v# I0 v7 X2 ]4 G, ]而我現在唸的學校當然也絕不是如您所在的"雖然哪裡都給去"的學校.9 F3 v- c7 M8 ^4 V; M/ I
但是就任何一個在公司上過班的人來說,責任歸屬我想它真的是相當重要的一個問題, + R" P/ z+ Z1 o; M
以layout engineer來說好了, 因為這個佈局驗證的時間可是算在layout身上,5 F. s3 P( x+ @
要說我是自私也好, 怎麼樣都好, 我可不希望自己花了好幾天在LVS debug上面,) O4 @' C5 B9 Z3 ]3 F
到頭來卻發現原來是自己同學或同事設計好電路之後release出來的netlist裡有typo的問題.0 ^% Z9 E5 y) {: k0 I
簡單的說, 前面電路設計的部份, designers要怎麼做都好, : b) V4 F; P  i% F6 q1 g$ b
但是今天一旦designers released circuit給layout, 9 t9 m  b+ j. J4 ~3 Y: _
或是已經released之後的circuit, 要再做修改, 再released一次新版circuit給layout,7 J( O( S( y9 F- j9 P" O
這個consisteny絕對是designer必須要去keep的關鍵所在,
- U. z* \% k2 o7 P5 O, u0 U對於有經驗的designers來說, 我不敢保證他們都不會有這樣的問題產生, / d: _  N2 v# a% G2 O: k
但我知道他們會盡量去避免所謂"inconsistency"的發生,* b" f9 x" i- a( g
而我想這與公司的scale大小並不相關吧, 這是flow本質上的問題.8 ^. h. C1 T! J2 S% [

, t# S( I$ L3 {' o, y+ g3 b當然, 之所以會有這樣的意見, 實在因為是我自己其實是太多次這種情況之下的victim.+ J* N! h3 X- i" W
這可以解釋成我們實驗室本身的design flow之建構並未完全所導致,& }9 p% @* @4 a' c$ Y! R; a) ?
也並不代表每個學校的每個實驗室都會有這樣的情況,
: F& H# Y- E: l  t1 W( t所以我只是想提醒一下, 要注意這樣的情況產生, 如此而已.# e. h$ V9 A% F3 M. L4 q

  b; w$ N9 Q% {# C2 ~/ C最後關於第5點, 我想您是誤解我的意思了.0 U# w+ I) m5 n, K3 ]0 Z; u
這個hierarchy架構的建立...如我所說, 它很難解釋, 但絕對很重要.
- D& N# \1 _" }* {& A& q; e沒有實際的經驗, 恐怕它的確很抽象也難以體會.) |3 }& d$ c: q' R/ q
但這與"整個設計的流程是以designer為主導，designer如果願意盡量配合layout者那是一種體諒，絕非義務"完全無關,  a" a3 b2 j6 p4 u9 T
同樣的, 這是designer flow本質的問題, 難道您覺得一個ADC或DAC, 能一次做完整個chip的模擬嗎??
8 j$ j5 J8 _$ y7 g3 r5 ~  a  @circuit simulation和layout designer一樣, bottom-up的circuit/layout construction絕對是一個requirement,- N* _1 m( r9 k8 H1 ]
因此circuit designe及layout design的hierarchy架構兩者同樣重要, 而且必須相輔相成,
) a2 `4 w- ~9 A" _% x絕對不是如您所謂"能做到是最好，可是不能一廂情願的希望別人如何做如何做，這不是好現象".- M4 \" R1 a& X# V3 `1 ^
因為這肯定不僅僅是一個"一廂情願"的想法或做法而已...這是本來designers和layout engineers都應該要知道的常識吧.6 F, N" }' C  z! V
" O- _7 R0 B$ B& I2 T6 w* P
最後, 當然, postsim本身抽出phsical design後的parasitic RC來, 再取代原始presim的circuit來做接近exact situation做模擬,
, A0 d0 H3 w0 c  I當然設計的時候就能夠考慮到process variation的情況, 但一個考慮夠完全的layout masterpiece能做到的,
" e. o8 v- H2 ]1 W% }9 t/ A1 x7 N或許比您所想的要多得多了.* B5 Q" [3 Q  L0 y; v3 o: E+ ^9 v
相對的, 不好的layout, 其parasitic effect便會增加許多, 因此我也並不覺得什麼東西一定是要在什麼階段來考慮的.7 i7 Q5 R; t, K' \7 }7 N. s
我的意思是說, 若layout考慮得夠周全, 如process variation和parasitic effect...etc的情況,
* P! a% \! A4 T肯定都還能在layout中再做補強...無論在design的時候, designers是否有將類似的factors考慮進去.
1 T9 J  q3 T/ W4 L( q. V- y  n7 L8 w" w/ F. ^
以上所言, 皆無任何冒犯之意, 若讓您覺得有挑釁的感覺, 那麼或許我的語氣字句表達不當, 請見諒海涵.) |/ A! F2 V- k7 u
或許您還年輕, 感覺您的想法有點主觀, 且格局有點不夠開闊.
7 {5 a0 ?8 o8 }+ H) i! \試著跳脫純粹學術界的領域來思考或加以瞭解看看, 或許您能體會我想要表達的感覺.. w  c3 |: x: {
2 m" p4 o3 k7 o; u: q
個人淺見, 請路過先進指導, 感激不盡!!
作者: ianme    時間: 2007-6-25 10:40 PM
我不太知道該怎麼說，大的電路也是小的電路兜成的，做法也相同，不懂要出什麼問題?小的電路都正確之後才會開始去做整合電路的動作，還是一樣手打會比用畫的快。至於打錯字個人還很少發生這種問題，我連要打字回文我都會先檢查看看了。何況是做這種東西呢?
9 r* j! x: J4 b2 p6 O6 [0 G! }
; r* W" z# _$ h! W& s( V' R# }& ]其實因為我們偉大的製程有20%R 30%C的變動，不然根本無須在設計流程上多加好幾道手續，我想起學校教授說的話，他說一個好的設計是要從設計層面上就能夠有穩定性，而不是等到layout才能怎樣怎樣。至於你後面說的部分我認為這問題根本不存在，就個人及看到的大部分的作法，都會是先將整個系統拆解成為block來跑，最後在整合起來跑，這樣做的原因不只是功能上的問題，還有技巧上的問題，基本上原本就不存在這樣的問題
  Z$ ~# C, y4 S7 t% i% V" Z/ t' q/ O7 Z  V; P9 N! r& q
製程變動不過就PVT，P是製程，V是電壓，T是溫度。我要說的是這跟postsim完全不同，這方面我還蠻肯定的，因為有個老師知道我要做的東西，特定找了個專業人士給我問，也才讓我釐清這部份的差異性。細節作法有三個。考慮到全部OK的話就是(5*8*5)的特性。這邊其實我有想到可以弄一弄之後用基因演算法之類的去算，因為實在是太多組。不好弄!4 i# F7 W* k* c0 n' W$ i

3 V: g4 V: [" ?, J+ B火氣是不會，純討論討論，沒必要生氣。可能每個地方灌輸的觀念不同吧。不過站在designer的立場看法應該會是接近我這般的。每個設計者的習慣都會不同，同理看待別人的觀感，相信會更好。且正因為analog比較難以制度化，才會需要有人來做，如果完全制度化就變成digital的了，這不就是最制度化嗎?design flow是大致上，不過是因事因人而異的，規則是死的，人是活的。
( b. ~& Y8 @) S) X2 V3 R+ J5 E
( e, o; G! l6 t8 F說個題外話，一般Designer有可能也就是整個團隊的領導人，看法跟想法不見得會去mach底下layout者，那這時候要怎麼處理這部份的狀況呢?站在一個領導者的角度觀之，design flow根本不是那麼重要，重要的不在這邊，我這樣說可以理解嗎?正因為在個人的路上我對我自己的要求不只是一個純designer，所以看起來感覺就格外不同，其實"細節"根本沒那麼重要。不管作為在開發團隊底下的一員，適當的訴說自我是好事，可是配合上面的政策才是首要的，我的意思其實是這樣。硬要怎樣怎樣那溝通絕對會有問題，何況像電路圖一改再改那也很有問題，業界是完全的兩邊一起跑嗎?通常開始跑layout的流程的時候前段也弄得有一定程度了吧?改來改去看版本，改久了絕對會有疏忽。我甚至還有聽說根本沒做postsim就送出去的案例呢?
作者: fivehunder1    時間: 2007-6-27 12:36 AM
小弟雖然只是一個研究生. J/ k$ @2 n' {. r/ D5 O
在這裡只有依據話提出來% y2 u" a/ q' n" @* J' v7 q
LAYOUT不識SPICE
4 R  S" b% ?4 b便稱高手也枉然
作者: Oo海闊天空oO    時間: 2007-6-27 12:12 PM
這個有兩種情形.......
  R1 U4 @) M3 a7 d, U* t' G5 O6 {) x+ g. y* l1 m& B* [) C9 f) C! Y
第一:如果你只想當個專職的layout工程師...6 K! q: n  h/ T+ T  b1 T
我想對於spice的了解就不用這麼深...' |" D& d2 l9 n
只需要把畫出來後的寄生參數萃取出來後再交給designer就可以) u" J2 ?) [7 G9 O9 y0 L
7 }/ n- n4 p, v5 n6 X% |- p: d
第二:如果你只當個設計工程師~
) I4 \, I9 }5 c, h6 V7 d就應該同時具備有layout與spice的觀念...
+ s3 F1 O( `! ]" S# d( A就看你對未來的期許定位在哪...3 O0 o% Q0 A+ m. I6 |
/ R6 a/ ]$ ~: ]# ~6 @0 }
這是我自己的觀念...2 N/ [; ]5 @, {# W& n
如果有冒犯..請見諒唷
作者: shmiyi    時間: 2007-8-15 12:11 AM
標題: ic layout工程師需要熟悉spice嗎
LAYOUT不去寫SPICE 有問題還是要反應给design 知道
* W# M$ y$ x7 [5 u1 j# h: {' {但是還是要會看得懂比較好對LVS會有幫助4 m& R9 r3 q! P, x
搞不好是轉檔弄錯   造成電路圖跟SPICE對不上- Y% y* b& O# a3 K1 Y
無法LVS  clear
作者: semico_ljj    時間: 2008-10-23 03:25 PM
原帖由 ianme 於 2007-6-25 10:40 PM 發表
. W& T) `. F/ o% p" |% Y, @0 |我不太知道該怎麼說，大的電路也是小的電路兜成的，做法也相同，不懂要出什麼問題?小的電路都正確之後才會開始去做整合電路的動作，還是一樣手打會比用畫的快。至於打錯字個人還很少發生這種問題，我連要打字回文我都 ...

9 }- y, J5 L* U# Q0 g& e  JLayout Designer和Circuit Designer的配合还是很重要的，不能说谁一定服从谁，要有效沟通！
作者: wiwi111    時間: 2008-10-23 06:37 PM
我不太會有那麼多理論好告訴你,這些理論你須
( z2 v, D3 J& n  e# p1 R消化成你自己的東西,在討論時或聊天時不經! m$ e  M7 V4 J  M0 B
意的談出,別人就會認為你不是什麼都不懂的。
8 P3 }  k3 A  w6 ]+ \5 c我只想告訴你,spice 不懂,你LVS debug 就慢
( A# t, U$ [& p4 ddebug 慢,你的效率就差,你說在這人浮於事的) J- [% |; l3 T* z- j- y) O6 Z
工作環境中,spice 重不重要呢?) K7 ^# D0 y& q7 X3 r( m
* \0 A( r+ l. `$ Y' n: T
[ 本帖最後由 wiwi111 於 2008-10-23 06:38 PM 編輯 ]
作者: lethalkiss1    時間: 2009-8-9 10:41 AM
如果不懂spice 的话，  怎么check  lvs 的错误呢？？？  看的懂spi， 绝对提高 lvs check 效率哦
作者: pkf690801    時間: 2009-11-23 03:34 PM
多少要知道一點吧................會有助除錯
作者: semico_ljj    時間: 2009-11-24 04:04 PM
看看不错。
作者: clarkhuang    時間: 2009-11-24 04:29 PM
多瞭解 都是對自己有幫助的  任何職業都是一樣吧  能夠重頭到尾都了解當然最好，多少都會有幫助
- O9 Z9 A4 r+ D4 R9 F7 V& m+ i$ a, ]: {* d1 q" ]" z3 K" f
如果針對 只是LAYOUT 需不需要懂得話 我想 每個公司的LAYOUT 也一定懂得不同
) x/ c; C# J8 y# R) {
( x' Z. Z3 g, {1 M2 a越大公司的 通常(沒有絕對) 就會比較專職 再某一區塊  ，就我的認識   多知道就可以多提升自己的價值
作者: tshiu    時間: 2009-12-23 03:10 PM
通常不是都先學模擬軟體學會layout的嗎
  |2 [/ Y, M* C3 U- S/ d5 k; ?不然怎麼跑postsim呢?
作者: dreamflying61    時間: 2010-4-1 02:06 PM
学习了，不错哦！对我入门有一定的帮助！
作者: tommy01    時間: 2010-4-7 01:18 PM
應該不太需要 但對電路特性 要某種程度了解
作者: juro0827    時間: 2010-5-3 11:41 AM
新手來看大家的意見~
0 s& [1 _  a+ S(努力筆記)! \, F  o: M2 B, V
謝謝大家~
作者: stephen1065    時間: 2011-1-16 03:55 PM
谢谢大家的分享 这是篇质量很高的帖子
作者: kerberos    時間: 2011-2-12 02:41 PM
好東西啊  r# D# h4 C0 n& t
謝謝大家的分享



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