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標題:
有人用Verilog-A 对PLL 进行 行为级建模吗？
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作者:
macrohan
時間:
2007-6-9 12:30 PM
標題:
有人用Verilog-A 对PLL 进行 行为级建模吗？
版上有人用Verilog-A 对 PLL 进行 行为级建模吗？
6 R' C+ q, M8 d' e
能否共同探讨一下。
作者:
masonchung
時間:
2007-6-9 12:45 PM
這個可能是做數位的人需要類比的PLL block才會用這種方式設計
. A y) N3 _% {
! Q7 Z) D7 s! J1 N ?1 r, T# q( z p
或者是作Mixed-Mode IC的人也會這樣用
作者:
finster
時間:
2007-6-10 03:24 PM
如果你是使用HSPICE搭配Verilog-A來進行simulation的話,那你大概會用到很無力吧
3 K2 ]* L+ y, Y9 ^" q) ]" E3 I
以前我曾試著用HSPICE搭配Verilog來作system的simulation,結果非常難用,而且simulation出來的結果只能看function而無法精確判斷其performance
. B) H4 n; `% O+ H2 T( ?7 Q o
再者,因為HSPICE和Verilog-A是兩套不同屬性的模擬軟體,均不是精通兩者的工程師,是不會輕易將兩種不同屬性的模擬電路合在一起作模擬的
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9 N, e" j+ \; x% p: u
若可以的話,我會建議你使用spectre來進行analog和digital兩者的simulation
1 S P3 e3 x$ M5 w4 Z3 M9 z
因為spectre本身就可以執行HSPICE,同時又有內建的Verilog-A,故而在模擬數位和類比上較為方便些
/ P5 Q j# N( Z c
我有一位同事在模擬delta sigma ADC時,就是部份用Verilog-A的數位電路,部份用analog circuit,他就沒有我之前遇到那麼多的難題
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) q4 i0 o6 O5 Y
最後,若要作PLL
! @$ b4 S1 v% V/ i, J1 u
我實在想不出為何需要用到Verilog-A
! T; W) o* S% p1 O" _
除非你是要作Digital-PLL(DPLL)
. s5 U: S3 [) h+ o4 i7 p
如果你己經推導過PLL本身的數學方程式,同時也了解各個子電路的功能的話
$ X; A* ?% Q1 C) q2 y+ W
說實在的,大可直接使用HSPICE來進行simulation
( l( D( S* b7 ~* |
使用Verilog-A作模擬,即使function正確,依然還是要用HSPICE來作模擬,並調出其performance
! S. K) m7 U t- X- Q& E4 U c
我實在不建議用Verilog-A來對PLL作模擬
作者:
macrohan
時間:
2007-6-11 09:06 AM
標題:
回復 #3 finster 的帖子
谢谢finster 热心的回复 :-)
/ c% a. u; M' Y# s) @1 D4 z6 W
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我是用spectre 结合verilog-A 做行为仿真的。
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如果PLL的模块全部用实际电路来仿真的话，比如做电压域的瞬态仿真，看VCO控制电压曲线来判断 PLL的锁定时间，仿真时间会长到你无法忍受的地步。但是如果用Verilog－A来替代部分模块，比如分频器，则可以大大的节省仿真时间。 所以我觉得用处还是蛮大的，至少对我而言。
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) | n! Z; a1 ^3 c7 S
之前根据环路的方程，可以用matlab来建模，考量环路的特性，后来我发现，matlab能实现的功能
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完全可以利用verilog－A来实现。
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本帖最後由 macrohan 於 2007-6-11 09:08 AM 編輯
]
作者:
finster
時間:
2007-6-12 03:04 AM
我補充一下我個人的經驗
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HSPICE的模擬是採克希荷夫的節點方程式來作模擬,故而HSPICE的模擬是較接近實際元件特性
' V$ F6 e" n w
而Verilog-A是採語法模擬,它是將元件視為模組化,將一個小的子電路視為理想化的方式在做模擬
2 l( G6 \' x- a" T* \! k
如D-FF,在Verilog-A則用簡單幾個字便可,不用考慮電壓變化,不用考慮noise問題,在Verilog-A中只有timing的參數,但HSPICE則需要考慮一個個元件,每個元件都會有不同的影響,在不同的電壓下會有不同的反應
8 U% M. X/ S+ }' }) T' q: X5 A9 X
所以,在結合Verilog-A與HSPICE的模擬時,Verilog-A的子電路要儘量視為理想化電路,同時,Verilog-A的子電路要儘量不在閉迴路裡
9 Z) t2 P+ d2 J; o3 [+ V
因為,一旦Verilog-A的電路是在迴路裡的analog電路,那它所產生出來的timing,voltage與loading均不是實際,而這些差異在閉迴路電路模擬裡將會影響整個performance
# t7 ^1 K& |: j- |0 a* }& O+ H
在用全HSPICE模擬與結合HSPICE和Verilog-A的模擬電路中,兩者就會有所差異,在閉迴路電路的模擬情況中會更為明顯
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在我們的作法裡,用全HSPICE的模擬會比用結合HSPICE和Verilog-A的模擬電路慢很多
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而我們在系統整合模擬上,通常是將analog circuit寫成模組化,然後再寫成Verilog-A語法作整個系統的模擬
作者:
macrohan
時間:
2007-6-12 01:39 PM
呵呵，非常感谢finster这么热心的讨论！
/ J3 q: `9 b, I$ Y, }# [
嗯，你的看法我完全同意，Verilog-A的最大用处就是在系统级的仿真！
作者:
yuki
時間:
2007-6-14 04:38 PM
可以問一下, spectre 是那一家的EDA tool, 新手上路多包涵^^
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個人想用Verilog-A來模擬類比的部份, 利用Verilog來設計數位電路,
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不知可以用什麼軟體來實現這種 co-sim呢?
作者:
microuser
時間:
2007-6-21 10:13 PM
我用过verilogA进行建模分析，使用verilogA只能进行 相域小信号分析，可以用来仿真滤波器的带宽 相位裕度 等。
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kundert在candence的white paper中 介绍了使用pss+pnoise对PLL中的模块进行period steady state 分析后提取jitter参数，然后在利用verilogA对PLL中的模块进行仿真分析的方法，能够很快的仿真PLL的锁定过程，正在尝试中。
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另外还有一个问题 求教一下： 各位通常是使用 什么仿真器进行PLL性能测试的，如何测量jitter，仿真的jitter有多大呢？
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[
本帖最後由 microuser 於 2007-6-21 10:17 PM 編輯
]
作者:
macrohan
時間:
2007-6-22 09:17 AM
標題:
回復 #8 microuser 的帖子
Kundert 那篇文章里面用到两种方法对 PLL建模，一个是相位域模型，可以进行小信号AC仿真，得到相位裕度、带宽，噪声。 另外一个是时域模型，可以快速放真锁定过程，时域模型最大的优点是verilog-A模型可以和电路模块混合仿真，用任意一个模块替代其中的verilog-A模型，这样可以做到交叉验证；
作者:
microuser
時間:
2007-6-22 06:02 PM
標題:
回復 #9 macrohan 的帖子
楼上的回答很清晰，我的表达太混乱了！呵呵！
2 J9 F& I* b2 I+ m5 ?, x1 x
敢问macrohan 是否使用这两种方法进行仿真啊？
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在时域仿真中提取的jitter参数 都在什么数量级阿？
作者:
lsh0211
時間:
2008-4-16 10:18 AM
標題:
个人看法
matlab一般用作系统级仿真，比如系统结构与参数的设计与仿真
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verilog-A主要用作行为级仿真，如果比较熟悉verilog-A，并且在建立verilog-A model过程中把其他非理想效应都考虑进去，仿真结果与hspice的结果不会有太大的差别，难题就是对这些非理想效应的建模。因为是行为级仿真，其速度当然很快，因此一般用作前期的系统验证，方案比较。
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cadence ic tool提供 verilog-a和verilog-ams的model writer，比如你输入opamp的gain、BW、SR等参数，它会自动生成符合条件的verilog-a或verilog-ams代码。
作者:
lsh0211
時間:
2008-4-16 10:19 AM
標題:
個人看法
matlab一般用作系統級仿真，比如系統結構與參數的設計與仿真
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verilog-A主要用作行為級仿真，如果比較熟悉verilog-A，並且在建立verilog-A model過程中把其他非理想效應都考慮進去，仿真結果與hspice的結果不會有太大的差別，難題就是對這些非理想效應的建模。因為是行為級仿真，其速 度當然很快，因此一般用作前期的系統驗證，方案比較。
9 S+ V$ w4 z4 Q
cadence ic tool提供 verilog-a和verilog-ams的model writer，比如你輸入opamp的gain、BW、SR等參數，它會自動生成符合條件的verilog-a或verilog-ams代碼。
作者:
hujiaomianhao
時間:
2008-9-25 09:51 PM
我自己用VERILOG建了一个
LL的模型，仿真速度很快，几US就锁定了，不过感觉她挺方便的，还可以对sigima－delta调制原理建模。
作者:
mybell
時間:
2008-11-25 11:00 AM
讨论非常热烈哈,正在学习verilog-A,迷茫中!
作者:
caikunming
時間:
2008-12-2 03:23 PM
我正在做PIPELINED ADC呢，导师说也要做SYSTERM LEVEL SIMULATION，正在学系呢
作者:
apiapia
時間:
2009-1-11 12:26 PM
感謝前面幾位大大的經驗分享
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8 x' P Q" `" s' X5 w
小弟學習中
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作者:
wicky
時間:
2010-7-13 11:13 PM
回復
7#
yuki
7 K' q7 j% f0 e b$ d
spectre是cadence出版的模擬軟體
作者:
wicky
時間:
2010-7-13 11:20 PM
好像討論verilog-A的人很少
作者:
fc3s007
時間:
2010-9-9 04:32 PM
verilogA跟matlab哪個好用阿?
作者:
spring30467
時間:
2012-4-20 02:23 PM
verilogA對驗證端好像是個好重要的軟體 慢慢有點感覺了
作者:
silverpuma
時間:
2012-4-25 11:10 AM
回復
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spring30467
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4 M; B N7 ]/ n/ [% E3 w9 P- Z/ w2 ?
个人意见：
9 z/ M* y6 @: c' W" n w
9 b5 Y; K; F: {) k8 y
verilog-a对于行为级的系统仿真来说，还真不错。不仅可以帮你提高仿真速度，而且还可以让你加入一些额外的参数，而这些参数在某些电路中是无法体现的。。。。。
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LL的模型，仿真速度很快，几US就锁定了，不过感觉她挺方便的，还可以对sigima－delta调制原理建模。