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標題: 瑞昱採用新思科技Design Compiler解決方案 [打印本頁]

作者: jiming 時間: 2007-6-11 12:47 PM
標題: 瑞昱採用新思科技Design Compiler解決方案
有效降低ASIC設計週期30％加速設計時程提升成本效益

全球半導體設計軟體領導廠商新思科技(Synopsys)近日宣布，瑞昱半導體(Realtek)採用Synopsys的Design Compiler Topographical Technology，有效降低通訊網路、電腦週邊、多媒體等產品的設計週期(Design Cycle)達30％以上。由於這項技術可與Physical Implementation緊密結合，協助設計者在Synthesis階段就可找出Problem Areas，在Physical Layout時免除重複(Iterations)，因而提升成本效益，並加速設計的時程。

瑞昱半導體設計技術研發中心副處長黃世安博士表示，Synopsys的Topographical Technology，可以讓Post-layout的Timing Correlation達到4％以內，有效降低Synthesis與Layout過程中之設計重複(Design Iterations)，同時減少晶片面積達9％，並可更快速地將最先進的晶片產品上市。

使用Synopsys的Topographical Technology時，Front-end設計者可以在Physical Implementation之前，即獲知Layout的結果，並採取必要的修正措施(Corrective Measures)，以確保晶片設計時對於效能、面積及功率上的嚴格要求。同時，Design Compiler中對於Synthesis的解決方案可以與Synopsys的Galaxy設計平台之實體設計解決方案，共享相關的技術與架構，讓RTL-to-GDSII Path更為一致而且容易預測。

新思科技Implementation部門資深副總裁Antun Domic指出，Design Compiler之Topographical Technology技術可以有效降低設計週期，讓採用這項解決方案的設計業者更具競爭力，瑞昱半導體便能充分了解這項技術的優勢。

作者: jiming 時間: 2007-7-12 07:42 AM
標題: 瑞昱半導體運用CADENCE LOGIC DESIGN TEAM解決方案實現低耗電Functional Closure
貫通通用功率格式(Common Power Format)的解決方案讓具功耗意識(Low Power Aware)的驗證得以實現

2007年7月6日新竹台灣– 全球電子設計創新領導廠商益華電腦今天宣布，在通訊網路、電腦週邊與多媒體領域的IC設計領導公司瑞昱半導體(Realtek Semiconductor Corp.)已經運用Cadence® Logic Design Team解決方案，完成絕佳的低耗電設計。

瑞昱半導體發言人陳進興副總經理表示：「Cadence Logic Design Team解決方案在設計流程初期便提供分析電源管理技術，確保設計時的最佳電源狀況。這種作法幫助我們的邏輯設計人員，將冗長乏味的手動作業自動化，維持高生產力。我們計劃未來在設計時也採用Logic Design Team解決方案。」

憑藉著Cadence Incisive® Design Team Manager與Incisive Design Team Simulator，瑞昱半導體的邏輯設計團隊能夠在設計初期，驗證和模擬power shut-off (PSO)，以確保電源管理在設計實現之前功能正常。早期驗證不僅可以降低功能故障的風險，還可以幫助確保高時效的設計生產力，以及提供可預測的設計時程。

「百分之八十的晶片電源功耗在設計前段就已經決定，所以電源就會變成邏輯設計人員很重要的考量。」Cadence益華電腦前段設計(Front-End Design)副總裁Nimish Modi表示：「Cadence Logic Design Team解決方案讓瑞昱半導體能夠在設計初期就實現最佳電源功耗、時脈與設計面積，並加速functional closure，進而大幅強化設計時程的可預測性，也提高了團隊生產力。」

Cadence Logic Design Team解決方案提供完善整合的Design with Power，活用Si2聯盟認可的業界標準通用功率格式(Common Power Format，CPF)與PSO(power-shutoff)驗證。Logic Design Team解決方案活用Cadence低耗電解決方案中的同樣的CPF資訊，在設計流程的早期以快速、精確的「假設性」分析進行電源管理，確保高品質電源最佳化與驗證，同時保證完整的功耗意識(Power-Aware)流程。這個流程提供模擬、電源控制驗證、全面合成(global synthesis)、功耗意識(Power-Aware)測試、設計實現與sign-off驗證，以及從planning to closure的自動化驗證管理流程。

Cadence Logic Design Team解決方案
Cadence Logic Design Team運用Cadence Encounter®數位IC設計與Incisive®功能驗證平台的整合式、全面性而且同步的作法，讓解決方案容許與RTL設計與同步，實現時程的可預測性。這個獨特解決方案提供邏輯設計團隊從驗證到電源管理、測試到實體設計，以及plan to closure管理以及邏輯signoff解決方案，也代表著整個Cadence市場區隔策略的另一項成就，就是特別為設計團隊提供量身訂製的解決方案。

作者: jiming 時間: 2007-7-23 12:40 PM
標題: 茂德採用新思Proteus OPC解決方案有效降低光罩合成之擁有成本
全球半導體設計軟體領導廠商新思科技(Synopsys)與全球DRAM主要製造廠商茂德科技(ProMOS)日前共同宣布，茂德已採用Synopsys的Proteus光學近接效應修正(Optical Proximity Correction；OPC)軟體，作為其先進製程技術的生產標準，此解決方案可協助茂德科技在生產記憶體IC時，更有效地控制關鍵尺寸(Critical Dimension)，降低OPC之擁有成本(Cost of Ownership；CoO)，並確保晶片設計的準確率及整體效能。

茂德科技前瞻技術發展中心資深處長趙海軍博士表示，在決定採用Proteus OPC之前，該公司曾針對市場上幾家相關的廠商進行仔細的評估，結果Proteus可以讓高階技術節點(Advanced Technology Node)達到最精確的OPC修正，以及改善Cost of Ownership之顯著成果。Synopsys這項優越的可製造性設計(DFM)設計工具，提供同業間最具彈性與擴充性能的解決方案，有效提升記憶體產品整體的製程效能。

Synopsys矽晶工程群(Silicon Engineering Group)資深副總裁Wolfgang Fichtner則表示，茂德科技在其製程中選擇採用Proteus OPC，說明了Synopsys在DFM技術上的領導地位，Synopsys將持續致力協助像茂德科技這類業界領先的客戶，讓其產品都可以順利地產出，而不至於浪費投資成本。

為了強化Proteus OPC引擎在45奈米及更先進製程技術上的效能，Synopsys最近在此引擎上增設了Dual-domain Simulation (DDS)技術，使用者可根據修正程度的需求，自由選擇是採用Flash-based的模擬(Simulation)，或Field-based Simulation，或者也可以兩者同時採用。同時，Synopsys也正在與量測設備廠商合作，提供精確的蝕刻模型給Proteus的使用者，以便降低蝕刻過程所需的時間。

新思科技提供目前業界最完備的DFM解決方案，包含從最初的RTL設計到最終矽晶片的完成，而透過下述系列產品所提供的技術與解決方案，新思的DFM產品協助設計業者處理關鍵的可製造性與良率等問題。這些系列產品包括IC Compiler Physical Design Solution、PrimeYield LCC、PrimeYield CMP、PrimeYield CAA、Hercules Physical Verification Tool、Proteus OPC、CATS Mask Data Preparation Product、SiVL Lithography Verification、Patented PSM Technology，以及專為模擬所推出的Physics-based TCAD套裝軟體。此外，新思科技的製造良率管理(MYM)解決方案可以直接套用晶圓廠的相關製程，讓設計業者即時獲得良率數據與分析能力，以便減少設計過程中所衍生的Random、Systematic或Parametric等方面的缺失。

作者: jiming 時間: 2007-8-7 12:20 AM
標題: 智原科技選擇CADENCE連線能力導向SiP協同設計(Co-design)解決方案
適用於條件與規則導向 (constraint and rules-driven) IC封裝設計的 Cadence SiP Digital Layout
強化智原科技的基板 (substrate)設計能力並使整合流程更順暢

2007年8月6日台灣新竹訊 – 全球電子設計創新領導廠商Cadence益華電腦與全球頂尖無晶圓廠ASIC和IP公司智原科技(Faraday Technology Corp.)，宣布智原科技已經採用Cadence® system-in-package (SiP)及數位協同設計(Co-design)技術。這項技術強化了智原科技的設計及整合能力，並且使智原科技成為台灣市場上首先具備SiP能力的無晶圓廠設計服務公司。

當今的IC設計公司都竭盡所能在開發階段初期就將原型建立，以求縮短設計時間。而Cadence SiP及數位協同設計技術在IC設計前期就與Cadence Encounter®數位IC設計平台密切整合，實現與晶片設計團隊及其流程的高度相容性，並且能夠符合IC技術規範。

智原科技SoC發展暨服務處長謝承儒表示：「我們需要的SiP及協同設計，是要可以提供自動化、整合性、可靠性與可重複性的技術，而我們發現Cadence益華電腦的解決方案能符合我們的需求。而當多重高腳數(high-pin-count)晶片整合成單一基板時，SiP數位協同設計技術讓這個流程更順暢，也讓智原得以為客戶提供更周延的ASIC服務。」

Cadence SiP及協同設計技術除提供系統與封裝廠商絕佳價值以外，也讓IC設計服務與無晶圓廠ASIC公司能夠為客戶提供具有”SiP意識”(SiP-aware)的設計。Cadence SiP Digital Layout是完美的條件與規則導向(constraint and rules-driven)封裝基板(substrate)配置環境，支援所有主要的封裝方法，包括PGA、BGA、micro-BGA與chip scale，以及flip-chip與wirebond attach方法。

Cadence益華電腦台灣區總經理張郁禮表示：「與智原科技合作不僅可以展現我們為整個供應鏈提供SiP設計解決方案的能力，也為台灣半導體新一代技術豎立了里程碑。對Encounter使用者而言，可以透過協同設計方法的充分運用，實現從晶片配線規劃到晶片最佳化的流程，進而促成IC與SiP設計團隊的整合。」

關於智原科技
智原科技（ Faraday Technology Corporation ）是亞洲最大的 IC 設計服務公司，全球員工超過 700 人， 2006 年營業額為新台幣 55 億元。智原科技總公司位於新竹科學園區，並於美國、日本、歐洲與中國大陸設有研發、行銷據點。智原科技主要提供矽智財元件 (Silicon IP) 、客戶訂製特殊應用積體電路（ASIC) 及 ASIC 設計方案等服務項目。重要的 IP 產品包括： 32-bit RISC CPU 、 DSP 、 MPEG-4 、 H.264 、 USB 2.0 PHY/Controller 、 USB OTG 、 Serial ATA 、 10/100/1000 Ethernet MAC 、 10/100 fast Ethernet PHYs 、 PCI Express 、 Cell Library 、 Memory Compiler 等數百個週邊數位及混合訊號 IP 。

作者: chip123 時間: 2008-4-2 11:09 AM
標題: 聯詠科技採用新思科技的NanoSim模擬器來提升設計良率
聯詠科技(Novatek)採用新思科技(Synopsys)的NanoSim模擬器來提升設計良率

新思科技(Synopsys, Inc.)近日宣布，聯詠科技(Novatek)採用Synopsys的NanoSim® FastSPICE 模擬器(simulator) -- 其中內建有HSPICE® High-Voltage MOS (HVMOS) device model -- 已成功驗證(verified)數個晶片設計，這項具備晶圓廠認可的(foundry-endorsed) HVMOS model之NanoSim模擬器，協助客戶的設計工程師精確地預測電路行為(circuit behavior) ，有效降低過度設計(over-design)的風險，大幅提升晶片的設計良率(design yield)。

聯詠科技研發副總經理陳聰敏表示，我們相當重視如何提升產品品質與降低成本，所以一直積極尋找能夠達到上述目標的解決方案，而Synopsys這項具HVMOS model的NanoSim模擬器，提供精確而優質的電路驗證結果(circuit verification solution) ，在我們最近的一項晶片設計專案中，它有效地降低必要的設計餘裕(required design margins)達50%，遠優於其他競爭對手所作出的結果，所以我們打算在其他產品線上也採用這項解決方案。

一般而言，設計工程師通常會在晶圓上留充裕的design margin，來確保設計的良率，但這樣一來整顆晶圓可供使用的面積就會相對地減少，所以解決方案如果能有效降低design margin，就可以協助工程師提高晶圓的使用率，同時又能確保設計的良率。

聯詠科技是全球flat panel thin-film transistor (TFT) liquid crystal display (LCD)的driver ICs之領導廠商，而Synopsys這項具HVMOS model的NanoSim模擬器則是LCD driver 執行verification時的最佳方案，HVMOS model可以克服高功率電晶體(high-voltage transistor)常面臨的各種物理作用(physical effects) ，而這類的高功率電晶體技術常應用於平面顯示器與車用電子等領域。由於具有HSPICE model technology，Synopsys的NanoSim模擬器，可以達到真實晶片誤差只有百分之幾的程度。

新思科技Verification 部門的行銷副總George Zafiropoulos 則指出，長久以來NanoSim模擬器一直被視為模擬複雜的IC設計時的業界標準，而我們新創的HVMOS modeling則著重於像flat-panel LCD這類的特定IC應用，NanoSim無疑地可有效協助像Novatek等世界一流的公司，使它們的產品更具競爭力。

Synopsys的HSPICE simulator與NanoSim simulators 都已包含HVMOS device model，另外在Aurora ™ model parameter extraction tool中也有提供此device model。

作者: chip123 時間: 2008-4-2 11:10 AM
標題: 揚智採用新思科技IC Compiler 加速機上盒晶片Tapeout 並有效降低設計成本
全球半導體設計軟體領導廠商新思科技(Synopsys)近日宣布，全球頂尖的數位影音應用IC供應商揚智科技(ALi)採用Synopsys之IC Compiler解決方案，已成功完成新一代機上盒(Set-Top-Box)晶片之Tapeout，並達到降低設計成本、提升晶片整體功能的目標。

由於所涉及之閘數(gates)達數百萬，此項複雜的晶片設計專案需要採用能夠有效整合設計流程，但又儘可能地降低晶片尺寸，且可達到高頻率及避免功率損失的解決方案。IC Compiler在佈局時可有效避免混雜，在晶片使用率(Die Utilization Rate)也有良好的成果，再加上IC Compiler具有簽核(Sign-off Driven)功能，讓客戶顯著地提升整體的設計效能，更快速地達到設計收斂(design closure)。

揚智科技發言人王美文表示，在仔細的評估之後，該公司選擇Synopsys的IC Compiler作為解決方案，而結果顯示它確實提升Equivalent Device Area的頻率，以及更快速的回覆時間(Turnaround Time)。未來在揚智其他的設計專案上，也將繼續採用IC Compiler，並與Synopsys保持良好的合作關係，共同推動晶片設計技術的發展。

以此設計專案為例，包含150個Hard IP(Intellectual Property)，頻率也高達400 MHz，IC Compiler的自動區塊佈局功能，讓此項設計專案達到最佳化的Floorplan，進而達到客戶對於High Silicon Utilization及小型化晶片的要求，而IC Compiler的延伸式實體合成(Extended Physical Synthesis；XPS)技術，使設計者在所有佈局與繞線的各個不同程序中，都可以進行實體合成(Physic Synthesis)，達到400MHz速度上的最佳結果。

新思科技Implementation Group資深副總裁Antun Domic指出，愈來愈多的消費性電子晶片設計廠商，選擇採用IC Compiler來達到設計上要求，以提升晶片功能，並儘量將晶片尺寸最小化，IC Compiler可以讓客戶快速達到佈局與繞線的最佳結果，有效地簡化設計週期，讓產品及時上市，並降低設計成本。

作者: chip123 時間: 2008-4-2 11:11 AM
標題: 新思科技推出全新Low Power解決方案
新思科技 (Synopsys, Inc.) 最近推出全新的低功耗設計解決方案 – Synopsys EclypseTM Low Power Solution，可針對系統級(system-level)有低功耗需求之晶片設計開發，提供驗證(verification)、實作(implementation)與簽核(sign-off)、智財(IP)、設計方法(methodologies)，及設計服務(design services)等支援，可說是當前業界最完整的低功耗解決方案。

在深次微米(deep submicron)的晶片設計過程中，先進的low power design技術如MTCMOS power gating、multi-voltage、dynamic voltage and frequency scaling (DVFS) 等，可以顯著地降低功率耗損(power consumption)，但相對地也讓設計工程師面對比以往更耗時且高風險的驗證(verification)與實作(implementation)。而Synopsys 的EclypseTM Low Power Solution包含各種先進的設計技術、方法、標準(standards)等，可有效簡化設計與驗證過程，協助設計者解決所遭遇的各種功率(power)、面積(area)、速度(speed)、良率(yield)等方面的問題，並且降低設計風險，進而提升整體的產能(productivity)。

EclypseTM Low Power Solution是以Synopsys在低功耗設計超過十年的豐富經驗為基礎，並且包含多項全新的先進技術。例如強化過的clock gating與low power clock-tree synthesis功能，可以在low power設計中達到clock structures 之最佳化處理，並符合嚴格的時程要求。而先進的multi-threshold leakage optimization技術，則可以限制ratio of Vt, options的使用，提供良好的leakage power recovery，降低設計者執行設計時的顧慮。還有自動化的power switch insertion and optimization功能，可以利用IR drop與area constraints等，來有效執行power planning exploration及”what-if” analysis等工作。

EclypseTM Solution支援業界標準UPF (Unified Power Format)語言(language)，其中包括MVRC� and VCS� with MVSIM�、Discovery� Verification Platform、Design Compiler�、Power Compiler�、IC Compiler�、DFT MAX�、Formality�、PrimeTime�，Discovery� Verification Platform與 Galaxy� Design Platform中之主要技術，還有Innovator�、HSPICE�、HSIM�、NanoSim�、TetraMAX�、PrimeRail�、DesignWare� IP，以及Synopsys專業諮詢服務(professional Services)等等，都已支援UPF語言(UPF-enabled)。此外，EclypseTM Solution也廣泛支援各種設計方法(methodologies) ，包括由Synopsys與ARM合著的”Low Power Methodology Manual (LPMM)”手冊中所涵蓋的方法。

ARM設計技術(Design Technology)總監John Goodenough指出，我們致力於低功耗電子產品的技術開發，而透過與Synopsys的緊密合作，我們在功耗管理(power management)的技術領先群倫，讓設計者得以援用高效能的IP、設計工具、方法等來達到設計目標，就如同在LPMM手冊中所列舉的許多例證所說明的，將Synopsys的EclypseTM Solution與ARM的physical and processor IP整合使用，可以顯著地降低消費性電子產品設計中的功率消耗(power consumption)，大幅提升設計效能。

Renesas Technology Corp.設計技術部門(Design Technology Division)總經理Hisaharu Miwa表示，我們在power domains達20個的複雜晶片設計，採用Synopsys的VCS with MVSIM low power verification solution，結果VCS with MVSIM解決方案可持續而有效地辨別出power management bugs，而驗證(verification)時的turnaround time也提升五到十倍左右，這是其他的解決方案所做不到的，現在VCS with MVSIM已納入Eclypse 解決方案中，我們相信透過採用這項新的解決方案，可以獲得Synopsys更多與功耗議題相關(power-aware)的專業協助。

新思科技Solution Marketing副總裁George Zafiropoulos 指出，EclypseTM Solution可說是目前業界最完整的低功耗解決方案，經過實際的驗證之後，證明它有效地整合了設計工具、IP、方法，與專業諮詢等面向的需求，可有效協助客戶達成高品質的低功耗晶片開發工作。

作者: chip123 時間: 2008-5-5 02:28 PM
標題: 新思科技發表已通過矽晶驗證之PCI EXPRESS 2.0 PHY IP 解決方案
新思科技(Synopsys, Inc.)最近推出，符合PCI Express 2.0 (Gen II)基本規格要求(base specification)的新版DesignWare� PHY IP (實體層智慧財產)，成為當前提供PCI Express 2.0 IP解決方案的業者當中，產品線最為完整的廠商，讓晶片設計業者透過單一協力廠商，即可獲得digital controllers, PHY, 與verification IP等已通過矽晶驗證(silicon proven)的PCI Express 2.0 IP解決方案的支援，可有效降低設計風險，而整合5.0 Gbps PCI Express至高效能SoC設計(high performance SoC designs)的成本也可因而降低。

與PCI Express 1.1 的規格相較，PCI Express 2.0不僅速度從2.5Gbps提升到5.0Gbps，也更為符合頻寬擴增(increased bandwidth)、與資料中心內部互聯(interconnect links in data center)、儲存(storage)、高階繪圖(high-end graphics)，與網路(networking)等應用的需求，而PCI Express 2.0 與PCI Express 1.1及PIPE的規格是相容的，讓設計者在追求晶片高效能表現的同時，還能與現有的設備(devices)保持相互操作(interoperability)的空間。

Synopsys DesignWare� PHY IP解決方案的整體功能其實已超越PCI Express 2.0 規格的要求，尤其是在jitter, margin, receive sensitivity等方面的表現，讓設計者可以達成多面向且效能優異的設計，DesignWare� PHY IP解決方案還包括先進內建式diagnostic capabilities與 ATE test vectors等功能，可在生產過程中以同樣速度(at-speed)進行PHY的測試，而由於它是藉由標準的CMOS 數位技術執行，不需要再透過其他的程序來處理，所以很容易便可整合至SoC內部，並確保大量生產時的良率 (high production yields)。

特許半導體(Chartered Semiconductor) IP Business Development 部門總監 David Steer 表示，Synopsys是IP解決方案的領導者，而其DesignWare� PHY IP解決方案支援Common Platform的技術，讓設計者即使透過不同的晶圓代工廠 (multi foundries)，都可採用單一的GDSII source，來製造出高品質的mixed-signal PHY。

IBM的Analog/Mixed Signal & Digital Foundry部門總監Regina Darmoni則指出，我們與Synopsys有眾多的合作案都是採用其 PHY IP解決方案，對其架構(architecture) 、技術與支援都相當滿意，在IBM的65奈米ASIC offerings與Common Platform foundry technology，都有提供PCI Express 2.0的DesignWare PHY，讓我們的客戶能獲得高品質解決方案的支援。

PCI-SIG組織的主席Al Yanes也表示，我們樂於見到Synopsys推出PCI Express DesignWare PHY IP解決方案，Synopsys是PCI-SIG 組織重要的成員，致力協助推動PCI Express技術的演進與擴散，而這項新的解決方案可以協助設計者將最新的規格納入其設計產品中。

新思科技IP暨Services部門資深行銷總監John Koeter指出，在推出PCI Express 2.0之DesignWare PHY IP解決方案後，設計者可以經由單一廠商，即獲得經矽晶驗證(silicon-proven)的IP解決方案，而我們也將持續投入IP技術的發展，以便提供低風險而高品質的解決方案，協助客戶製造更有競爭力的產品。

作者: jiming 時間: 2008-10-1 01:48 PM
標題: 三洋選擇新思科技為其首要 EDA 供應商
加州山景城, 9月30日 /美通社-PR Newswire/ -- 全球領先的半導體設計和製造軟體及知識產權 (IP) 供應商新思科技 (Synopsys, Inc.) null 今天宣佈，三洋半導體公司 (SANYO Semiconductor Co., Ltd.)（以下簡稱「三洋」）已經簽署了一項業務拓展協議，以將新思科技建設成為該公司在整個執行和設計驗證流程服務中的領先 EDA（電子設計自動化）供應商。三洋透過部署新思科技的 Galaxy(TM) 設計和 Discovery(TM) 驗證平臺來提高生產率是此項決策的一個關鍵因素。這種合作關係包括提高新思科技整個產品組合中的工具使用率，其中包括 Galaxy 設計平臺所採用的 Design Compiler(R) 合成、Primetime 時序分析、IC Compiler 佈局和佈線技術，以及用於新思科技 Discovery 驗證平臺類比和數碼驗證的 VCS(R) 和 NanoSim(R) 模擬器。

三洋 LSI H.Q 設計工程中樞部門總經理 Takeshi Ogiwara 表示：「透過擴大我們與新思科技間的長期合作關係，我們正在以重點突出的協同努力來使我們設計流程中的生產力達到最高水準。規範 Galaxy 和 Discovery 平臺將幫助我們應對在打造前沿技術時所遇到的新挑戰。事實上，部署新思科技的領先技術已經幫助三洋成功實現了大量產品設計。」

新思科技董事長兼行政總裁 Aart de Geus 表示：「隨著我們與三洋間的成功合作已拓展至新的高度，我們將側重於優化設計流程速度和生產量以實現最高生產力。這一重要的聯合舉措旨在透過擴大工程生產力和維持三洋的前沿技術地位來增加三洋的營收。」

作者: jiming 時間: 2008-11-7 02:06 PM
新思科技(Synopsys)獲美國在台協會(AIT)表揚
肯定新思對台灣半導體產業發展貢獻、與善盡企業公民責任

(台北訊) 台灣新思科技(Synopsys Taiwan)於11月6日獲美國在台協會(American Institute in Taiwan)的表揚，肯定新思科技長久以來對台灣半導體產業發展的貢獻，與在地夥伴共創雙贏，並持續關懷弱勢族群的科學教育，善盡企業公民的責任。

這項頒獎儀式是在美國在台協會商務組舉行，由美國在台協會頒發美國商務部感謝狀給新思科技大中華區總裁葉瑞斌，經濟部技術處副處長吳明機、美國在台協會商務組組長黃德昌等人均到場觀禮。葉瑞斌表示，雖然近來全球經濟面臨挑戰，但台灣的半導體產業結構完整，成本管理績效良好，因應市場反應快速，仍是相當具有產業發展的優勢。

美國在台協會指出，半導體產業是台灣經濟發展重要的一環，我們很高興見到在台灣半導體產業的發展過程中，來自美國的新思科技能夠扮演重要的合作夥伴，成立研發中心引進創新技術，與台灣半導體產業共同成長，並且發揮企業公民回饋社會的精神，適時贊助偏遠地區小學科學教育，捐贈電腦給弱勢族群使用，表現相當優異。

經濟部技術處表示，新思科技配合政府引進先進技術扶植本地產業發展的政策，自民國93年起即在台灣成立研發中心，至今已累計投入新台幣11億元經費，以實際的行動投資台灣，並計畫導入65與45奈米製程的先進設計軟體技術，協助台灣半導體設計技術的升級，新思科技在台灣的努力與成就令人印象深刻。經濟部技術處樂於見到新思科技獲得美國在台協會的頒獎肯定。

葉瑞斌強調，面對全球經濟環境的變化，新思科技仍將持續投注於技術的創新與研發，而由於多年來持續在創新技術研發的投資，新思科技當前即處在一個相對優勢的有利位置，我們將持續與本地的客戶保持密切合作，除了提供先進的技術之外，並加強協助客戶有效整合資源，共同創造產業發展的契機。

在政府的「晶片系統國家型科技計畫」中，電子設計自動化(Electronic Design Automation,簡稱EDA)人才的培養及產品的開發，被列為優先扶植的項目之一，配合這項政策的執行，新思科技的「台灣研發中心」目前與產學界的合作計畫包括:與工研院系統晶片科技中心合作開發先進製程低功耗設計; 贊助大學教授暑期赴美進修研究，參與Synopsys先進技術研究計畫; 與國家晶片中心合作規劃推出短期設計課程; 並與教育部顧問室DAT聯盟合作，提供暑期工讀名額給國內大學相關系所，讓學生實際應用EDA設計軟體，增進晶片設計的學習與經驗等項目。

而在企業社會責任方面，透過國立台灣科學教育館及台灣亞太發展基金會的協助，新思科技持續贊助偏遠地區學校學生，到台北的科學教育館進行科學學習之旅。此外，新思科技也捐贈電腦給財團法人至善福利基金會、屏東縣大武鄉平和社區、屏東縣海口人社區經營協會，及台南縣德蘭啟智中心等單位，為弱勢族群的電腦學習，善盡企業的棉薄之力。
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[ 本帖最後由 jiming 於 2008-11-7 02:17 PM 編輯 ]

作者: jiming 時間: 2009-10-16 10:28 AM
標題: 新思科技推出Synphony高階合成解決方案

結合獨特M語言(M-Language)與以模型為基礎(Model-Based)之解決方案

為通訊及多媒體系統級設計提升10倍以上產能

(2009年10月15日，台北訊) 全球半導體設計、製造軟體暨IP領導廠商新思科技(Synopsys)今日發表一款結合M語言(M-Language)與以模型為基礎之合成(model-based synthesis)的解決方案--Synphony高階合成 (Synphony HLS, High Level Synthesis) 解決方案，將為通訊及多媒體應用提供較傳統RTL設計流程(flows)高10倍以上的設計與驗證效能(design and verification productivity)。

Synphony HLS可為ASIC及FPGA實作(implementation)、架構探究(architecture exploration)及快速原型建造(rapid prototyping) 提供最佳化的暫存器級(RTL)。此外，透過為系統驗證及在虛擬平台上的提前軟體開發(early software development)所設計的C模型，Synphony HLS將可補強以C/C++語言為基礎的設計流程。若再結合新思科技的Design Compiler®、Synplify® Premier、Confirma™、 VCS®、 System Studio及Innovator等產品，Synphony HLS將提供從IC設計演算到晶片製造(algorithm to silicon)全方位的原型建造(prototyping)、實作(implementation)及驗證(verification)流程。

作者: jiming 時間: 2009-10-16 10:29 AM
與傳統的解決方案相較，Synphony HLS提供更加卓越的生產效能，其產品優勢包括:

Ÿ提供從M語言到最佳化RTL解決方案的自動化流程
Ÿ為ASIC及FPGA所設計的RTL架構之合成(synthesis)
Ÿ針對初期演算驗證(algorithm validation)的快速原型建造方法論(rapid prototyping methodology)
Ÿ針對提前軟體開發及快速系統驗證而設計的C模型生成(C-model generation)
Ÿ包含原型建造及ASIC實作等跨流程的整合驗證(unified verification)

Toyon Research 公司程式演算開發工程師Richard Cagley博士表示：「Synphony HLS解決方案將大幅改變FPGA及ASIC 應用於系統驗證及嵌入式軟體開發(embedded software development)的方式。傳統的HLS方法會使得演算設計轉化成FPGA或ASIC晶片(silicon)實作的RTL過程中，消耗大量的硬體工程資源。而Synphony HLS使用MATLAB®處理高階模擬(simulation)及生產編碼(production code)，代表從模擬直接進入硬體分析的時間將只需幾小時或幾天而已，不再像以往需要數月或甚至幾年的時間，如此將大幅提升生產力、時程及品質。」

作者: jiming 時間: 2009-10-16 10:30 AM
從M語言及高階IP到最佳化RTL的自動化流程

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由於能夠在高度抽象(abstraction)的環境中作精準而簡要的行為表述(expression of behavior)，Mathworks公司所開發的MATLAB®環境已被廣泛使用於演算探究(algorithm exploration)及IC設計。在此環境下的M語言模型通常在RTL過程中被重新編碼(re-coded)及重新驗證(re-verified)，並在某些以C/C++語言程式撰寫的案例中，被當作實作及驗證用途。而相較於手動重新編碼(re-coding)流程比較容易出錯，Synphony HLS可直接從高階M語言程式碼及Synphony HLS最佳化IP模型程式庫(IP model library)中，設計出可實作的RTL及C模型。透過獨特的條件限制驅動(constraint-driven)定點(fixed-point)傳遞(propagation)功能，程式設計師可快速地從高階浮點(floating-point)M碼的可合成子集(synthesizable subset)中取得定點模型，接著Synphony HLS引擎將最佳化的RTL架構合成化以達成面積(area)、速度(speed)及功率(power)的目標。Synphony HLS還可以讓程式設計者使用其所偏好的演算模型程式語言，不需要重新編碼及重新驗證模型，即可提前完成系統級(system-level)之確認(validation)及驗證(verification)。

藉由單一模型達成高階合成
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Synphony HLS引擎可為ASIC、FPGA、快速原型建造或虛擬平台等，提供合成最佳化的架構，同時維持實作流程中各個階段的一致性驗證(coherent verification)。針對特定使用對象及架構性限制(architectural constraints)，透過管線技術(pipelining)、排程(scheduling)及結合包括M語言、IP區塊(IP block) ，及所有設計層級(design hierarchy)等跨程式語言及模型限制的最佳化設計，該HLS引擎可提供多層級的自動優化。

作者: jiming 時間: 2009-10-16 10:30 AM
關於Synphony HLS之ASIC設計
Synphony HLS解決方案包含先進的時序評估(timing estimation)功能，可自動利用Design Compiler獲取在既有ASIC技術下，於自動化管線(automatic pipelining)及快速時序收斂(rapid timing closure)等步驟中所需的正確資料。

關於Synphony HLS之FPGA設計
Synphony HLS具備為各式FPGA系列產品如Actel、Altera、 Lattice 及 Xilinx所設計的先進時序(advanced timing)及特定裝置(device-specific)的最佳化功能，為現今FPGA裝置如硬體乘法器(hardware multipliers)、記憶體、移位暫存器(shift registers)，及其他先進的硬體資源提供最佳化的對應(mapping)功能。

關於Synphony HLS之快速原型建造設計
藉由Synphony HLS及新思科技的Confirma™快速原型建造解決方案，IC設計團隊能大幅縮短設計週期(design cycle)，針對其IC設計快速進行投片前(pre-silicon)之原型建造，並著手於高效能演算驗證(algorithm validation)及軟體開發。

作者: jiming 時間: 2009-10-16 10:31 AM
為提前軟體開發及更快速的系統驗證所設計的C程式輸出(C-Output)
當使用Synphony HLS時，由於C模型的建造是流程開發過程中的自然衍生品(natural byproduct)，因此Synphony HLS可有效補強C/C++語言的實作、驗證及嵌入式軟體開發(embedded software development)等流程。Synphony HLS的定點(fixed-point) ANSI-C模型可廣泛用於的系統模擬環境，及新思科技的Innovator、System Studio、VCS 及 SystemC 等流程的虛擬平台中，因此Synphony HLS可將以C程式語言為主的系統驗證的設計周期大幅提前。

新思科技副總裁暨Synplicity 事業部總經理Gary Meyers表示：「目前市面上還沒有一個自動化的方法，可以產生跨抽象性層級(abstraction levels)的一致性驗證(coherent verification)流程，也沒有可從當前熱門的M程式語言，轉化成具備最佳化輸出的實作流程。然而透過Synphony HLS，我們可以提供一個更為快速且更可靠的系統及軟體驗證途徑。而結合新思科技的系統原型建造(system prototyping)及硬體輔助系統驗證(hardware-assisted verification)等解決方案，程式設計團隊可以更經濟可靠的方式，來設計並驗證複雜的晶片程式及軟體。」

此解決方案包含的套件及上市時程
Synphony HLS解決方案包括M合成技術(M-synthesis technology)、C模型產生(C-model generation)、Synphony HLS高階IP模型程式庫(IP model library)，及為ASIC及FPGA所設計的Synphony HLS 引擎。Synphony HLS目前僅供部分用戶使用，預計2009年底全面上市。

作者: chip123 時間: 2009-10-20 03:22 PM
新思科技(Synopsys)董事長暨執行長Aart de Geus博士將獲全球半導體聯盟(GSA)頒贈模範領袖獎以表揚他對半導體產業的貢獻

全球半導體聯盟(Global Semiconductor Alliance，GSA)宣布，新思科技(Synopsys)董事長暨執行長Aart de Geus博士將獲頒「張忠謀模範領袖獎(Dr. Morris Chang Exemplary Leadership Award) 」，該獎項將於2009年12月10日在美國加州聖塔克拉拉市(Santa Clara)所舉行的全球半導體聯盟晚宴上頒發。

全球半導體聯盟(GSA)於1999年起開始成立「模範領袖獎」，該獎項第一屆乃授予台灣積體電路製造公司(TSMC)董事長兼執行長張忠謀博士，而今日「張忠謀模範領袖獎」旨在表揚個人以其願景及全球領導才能、促進整體半導體產業改造與提升之卓越貢獻。

作者: chip123 時間: 2009-10-20 03:22 PM
Aart de Geus博士表示，獲頒GSA第十屆張忠謀領袖獎項實屬殊榮，因為EDA與半導體製造(manufacturing)是確保雙方共同客戶(即IC設計業者)成功的重要支柱，而這些客戶絕大多數是GSA的成員。他強調: 「如同我們累積的專業技術需仰賴其他人協力的創新與執行，我深知個人的專業歷程乃植基於半導體產業先鋒及新思科技全體同仁的才幹及努力之上。我很榮幸能得到這個獎項，而對於能夠在這個令人振奮的產業裡工作並擁有這麼多的機會，我心存感念。」

自1986年共同創立新思科技以來，Aart de Geus博士帶領新思科技從一家專精於電路合成(synthesis)的公司，成長為電子設計自動化(EDA)的全球領導廠商。而由於身為邏輯模擬(logic simulation)及邏輯合成(logic synthesis)的專家，Aart de Geus博士於1999年獲選為美國電子工程學會會員(Institute of Electrical and Electronics Engineers ，IEEE)。

Aart de Geus博士在半導體產業的成就為他贏得許多榮耀，其中包括獲頒2001年IEEE電路系統產業領導獎(IEEE Circuits and Systems Society Industrial Pioneer Award)、2007年IEEE羅柏諾伊斯獎章(IEEE Robert N. Noyce Medal)及2008年EDAC/CEDA考夫曼獎(EDAC/CEDA Kaufman award)，並於2002年被美國電子商業雜誌(Electronic Business magazine)評選為年度最佳CEO、以及於2004年被安永公司(Ernst & Young)評為北加州年度最佳IT企業家。此外，Aart de Geus博士於2005年11月被美國電子商業雜誌列為十大最具影響力領袖之一、於2007年11月獲矽谷領導集團(Silicon Valley Leadership Group ，SVLG)授予「矽谷之光終生成就獎(Spirit of the Valley Lifetime Achievement Award) 」，並於2008年10月獲頒菲爾考夫曼獎(Phil Kaufman Award)以表彰其在EDA領域的傑出貢獻。

作者: chip123 時間: 2009-10-20 03:22 PM
Aart de Geus博士積極參與和半導體產業相關的組織，例如擔任矽谷領導團體(Silicon Valley Leadership Group)的董事長、以及身為TechNet、全球半導體聯盟(GSA)及電子設計自動化聯盟(Electronic Design Automation Consortium ，EDAC))等機構的會員。另外，他也熱心投入下一代的科技教育，於1999年創設新思科技拓展基金會(Synopsys Outreach Foundation)，在矽谷推廣科學及數學計算的學習專案。

全球半導體聯盟主席Jodi Shelton表示:「我們董事會成員推選Aart de Geus博士作為2009年度張忠謀模範領袖獎授獎人，我們很興奮能夠頒發這份獎項表揚他非凡的企業願景及產業領導能力。我們肯定他在其早期職場生涯，便致力於推動EDA工具整合以促使整體產業前進。他是一個兼具科技與智慧的創造者，當整體產業面臨極具挑戰的時期，他總是努力不懈地朝著產業所需的概念與方向前進。我們已迫不及待在年度頒獎晚宴上彰顯Aart de Geus博士的成就。」

作者: tk02376 時間: 2009-12-9 10:24 AM
標題: 瑞昱半導體選擇新思科技為其首要策略夥伴(Primary EDA Partner)
(台北訊) 全球半導體設計、驗證、製造軟體暨IP領導廠商新思科技(Synopsys)近日宣布，已與提供通訊網路、電腦週邊及多媒體應用之IC產品領導廠商瑞昱半導體(Realtek Semiconductor Corp) 簽署更緊密的合作協議，並選擇新思科技為瑞昱半導體的首要策略夥伴(Primary EDA Partner)。根據這項新的長期合作協議，瑞昱將針對新思所提供的 Galaxy™實作平台(Galaxy™ Implementation)、 Discovery® 驗證平台(Discovery® Verification)、Confirma™快速原型建造平台(Confirma™ Rapid Prototyping Platforms)，以及DesignWare® IP解決方案和設計諮詢等多項服務，擴大其採用範圍。

瑞昱半導體總經理邱順建指出，在規劃晶片設計流程的過程中，我們不會只考量設計工具本身而已，而是會選擇一家和我們一樣、能夠創造差異化系統晶片(differentiated system-on-chip )解決方案的公司，而這也是我們之所以選擇新思科技作為首要策略夥伴的原因。他表示: 「經過與新思科技多年的合作以及廣泛採用該公司所提供的技術，我們得以透過更符合成本效益(cost-efficient)的方式，成功設計出具備高效能(high performance)及節能(energy-efficient)的產品。展望未來，我們將持續善加利用新思科技的領先技術及全球性的支援服務，以促進我們設計效率的提升與加速新產品的開發。」

新思科技總裁暨營運長陳志寬表示: 「創新的晶片級(chip-level)解決方案的研發及問世，需仰賴多重設計領域(multiple design domains)的專業以及對整體系統(entire system)的了解，而瑞昱半導體無疑是業界中能夠達到上述要求的佼佼者。我們很高興新思科技所提供的各項解決方案，能協助瑞昱半導體不論是在晶片級(chip-level)或系統級(system level)的數位設計(digital design)、類比設計(analog)以及RF射頻設計(RF design)等核心能力上，都能夠有所臻進，同時也相信我們這些先進的技術，是鞏固雙方合作關係的基石。」

作者: jiming 時間: 2010-1-21 10:58 AM
標題: 新思科技發表新的DesignWare音訊編解碼IP技術
Synopsys的DesignWare音訊編解碼IP解決方案已應用於超過1億件裝置中

(台北訊) 全球半導體設計製造軟體暨IP領導廠商新思科技(Synopsys)最近發表其第40項音訊編解碼(audio codec)IP技術，以及已應用於中芯國際 (SMIC) 65奈米製程的DesignWare® 96 dB Hi-Fi 音訊 IP。Synopsys在音訊IP的研發經驗超過12年，可提供IC設計業者支援多達20種不同製程節點(process node)的高品質音訊IP解決方案，不但能滿足180奈米到65奈米等不同製程的需求，且擁有從80 dB 到 103 dB的效能水準。這套獲多國技術支援專家背書，且已應用於超過1億件裝置的矽晶驗證(silicon-proven)音訊IP組合解決方案，可協助IC設計者在SoC設計上降低整合風險、加速上市時程，並達成一次就完成矽晶設計(first-pass silicon success)的目標。

中芯國際設計服務中心副總裁Max Liu表示: 「在SMIC製程技術的開發上，我們一直都有採用新思科技的DesignWare 混合訊號IP，而雙方也維持長期的合作關係。將Synopsys的DesignWare 音訊編解碼技術應用於中芯國際65 LL製程中，讓我們得以協助雙方共同的客戶，將關鍵的音訊功能整合於其SoC的設計中，並得以快速進入量產(volume production)。」

DesignWare 音訊 IP解決方案為音訊記錄(audio record)及錄放頻道(playback channel)提供全面性的功能組合。記錄頻道的功能包含類比對數位轉換器(analog-to-digital converter，ADC)、音量控制(volume control)、頻道瀘波器(channel filter)、麥克風偏置(microphone biasing)及麥克風揚聲器(microphone amplifier); 而錄放頻道(playback channel)則包含數位對類比轉換器(digital-to-analog converter，DAC)、頻道瀘波器、頻道混合器(channel mixer)、音量控制以及線性驅動器(line-driver)、耳機驅動器(headset driver)及揚聲器驅動器(loud speaker driver)等功能。這些功能能讓IC設計者為那些對於價格及性能較敏感的消費者提供最佳的電子產品音響效果。透過這套能提供高產能率且功能強大之音訊編解碼解決方案，可大量簡化將音訊IP整合進嵌入式設計(embedded designs)所需花費的努力。

作者: jiming 時間: 2010-1-21 10:59 AM
新思科技解決方案事業群(Solutions Group)行銷副總裁John Koeter表示: 「作為類比IP的領導廠商，新思科技將透過具彈性且高品質的音訊IP解決方案來協助各種不同的需求，以及提供與分立原件(discrete component)相似的效能水準，以持續擴展新思在矽晶驗證(silicon-proven) DesignWare IP的解決方案組合。而新思科技高品質的DesignWare® 音訊 IP解決方案，已獲20種不同製程技術實證且應用於超過1億件裝置中，能協助IC設計者降低整合風險、並滿足各種音訊SoC設計對於效能、功率(power)及面積(area)方面的需求。」

關於DesignWare IP

新思科技乃一針對系統晶片設計提供高品質及矽晶驗證(silicon-proven)介面與類比IP解決方案的領導廠商。IP解決方案的組成元件包含控制器(controller)、實體層(PHY)以及針對時下廣泛運用的通訊協定如USB、PCI Express、DDR、SATA、HDMI、MIPI 和乙太網路的驗證(verification)IP，而新思科技廣泛的IP解決方案組合可提供完整的連結性。該類比IP解決方案系列包含: 類比對數位轉換器(analog-to-digital converter)、數位對類比轉換器(digital-to-analog converter)、音訊編解碼(audio codec)、音訊類比前端(video analog front end)及觸控面板控制器(touch screen controller)等。此外，新思科技提供SystemC轉換層級模型(transaction-level model)為快速及矽前製程(pre-silicon)的軟體開發建構虛擬平台。藉由強力的IP開發方法論、以及在品質上的密集投資和全面性的技術支援，新思科技協助設計者加速上市時程及降低整合風險。與獲取更多DesignWare IP相關訊息，請參考下列網站: http://www.synopsys.com/designware; 或可上Twitter: http://twitter.com/designware_ip追蹤相關資訊。

作者: tk02376 時間: 2010-2-22 10:42 AM
新思科技推出應用於40奈米製程之DesignWare HDMI 1.4 傳輸/接收控制器及PHY IP解決方案
具支援HDMI乙太網路音訊回傳通道、3D格式、即時內容訊號、4K x 2K解析度模式、傳輸頻寬可達10.2 Gbps等功能

(台北訊) 全球半導體設計製造軟體暨IP領導廠商新思科技(Synopsys)推出高品質且符合業界標準規格之DesignWare®高畫質多媒體傳輸介面1.4版(HDMI 1.4)傳輸(Tx)/接收(Rx)數位控制器以及PHY IP解決方案，可應用於40奈米製程技術。DesignWare HDMI IP產品支援包含HDMI乙太網路音訊回傳通道(HEAC)、3D格式、即時內容訊號(real-time content signaling)、4K x 2K解析度以及10.2 Gbps傳輸頻寬(aggregate bandwidth)等新功能，能協助設計人員以較低的風險及較短的產品上市時程，迅速將個別功能整合至數位電視(DTV)或是家庭劇院等產品應用中。

在將網路功能納入新世代家庭娛樂裝置的設計過程中，設計工程師可以利用DesignWare HDMI 1.4解決方案的HEAC功能，透過單一HDMI傳輸線啟動乙太網路和音框(audio frames)的轉換，簡化具有網路功能的數位家庭裝置之間的連結性。DesignWare HDMI 1.4產品也具備支援裝置製造商強化其產品視覺體驗的3D格式技術，例如同時傳輸左右影像的full side-by-side和half side-by-side、以及按次序傳輸的frame alternative。而即時內容訊號功能讓電視機自動將畫面最佳化。此外，此解決方案支援4K x 2K解析度，可提供優於1080p解析度四倍的高畫質，相當於最新數位相機的解析度。

IC設計商DisplayLink Inc.工程副總裁Jonathan Jeacocke表示：「DisplayLink持續利用最先進的創新技術，以便能夠開發領先業界的網路顯示器產品。而當我們計畫將HDMI IP建置於系統單晶片(SoC)時，我們選擇新思科技通過矽晶驗證(silicon-proven) 的IP解決方案。我們知道新思科技是一家值得信賴的IP廠商，它不但能提供我們高品質的產品，也能即時提供專業的技術支援。」

作者: tk02376 時間: 2010-2-22 10:42 AM
DesignWare HDMI IP解決方案包含完整的IP套件(IP deliverables)，例如系統開發的基本軟體驅動程式，可協助設計人員迅速地將複雜介面嵌入至新世代多媒體系統單晶片(SoC)中，其他的套件內容尚包括:

•符合HDMI和HDCP規格: 通過恩智浦半導體（NXP） HDMI 授權測試中心認證並成功通過HDCP插拔測試大會（HDCP plugfest）的互通性(interoperability)測驗。
•優級類比前端（analog front end）支援長達20呎高速（category 2）HDMI線，同時維持高效能。
•可組態暫存器傳輸級(configurable RTL)中的數位控制器，可讓設計人員透過選擇其所需的功能便，可達到閘數(gate count)及功耗(power consumption)的最佳化。
•實體層(PHY)提供較低的功耗及較小的矽晶格面積(die area)。
•其他功能選擇如HDCP加密引擎(encryption engine)、音框、音頻DMA引擎(audio DMA engine)及系統匯流排介面(system-bus interfaces)，可協助降低整合時間。
•系統認證則是根據新思Confirma TM HAPS-51快速原型設計平台(rapid prototyping platform)。

新思科技解決方案事業部(Solutions Group)行銷副總裁John Koeter表示：「HDMI發展快速且將持續為家庭劇院系統及其他可攜式多媒體裝置的發展帶來重大變革，而新思科技所推出的DesignWare HDMI IP解決方案已經為全球主要OEM廠商、半導體公司、整合元件製造商 (IDM)及晶圓廠所採用。DesignWare HDMI 1.4數位控制器與PHY IP解決方案能進一步協助SoC設計人員及系統整合人員，降低設計風險，加速產品的上市時程。」

作者: heavy91 時間: 2010-3-2 01:48 PM
新思科技發表最新MIPI IP解決方案通過矽晶驗證之3G DigRF、CSI-2控制器及D-PHY等功能有效加速行動裝置(devices)的開發

(台北訊) 全球半導體設計製造軟體暨IP領導廠商新思科技(Synopsys)最近宣布，於其IP系列產品中新増通過矽晶驗證(silicon-proven)之DesignWare® MIPI IP解決方案，可協助設計人員在進行基頻晶片(baseband IC)及應用程式處理器(application processor)設計時，快速地將高品質的行動產業處理器介面(MIPI, Mobile Industry Processor Interface) 整合至複雜的系統單晶片(SoC)中，並有效降低設計風險。

行動產業處理器界面聯盟(Mobile Industry Processor Interface Alliance)訂定有行動基頻處理器(baseband processor)、射頻積體電路(RF integrated circuits)與智慧型手機，和多媒體行動裝置週邊元件之間的相關標準硬體介面，而晶片系統設計廠商採用相關標準以提升其下個世代產品的互通性(interoperability)及降低系統成本。新思科技擁有超過10年以上提供高速介面元件(high-speed interface)的專業經驗，透過此項解決方案中之DigRF、CSI-2 及D-PHY等，設計人員可以藉由單一的協力廠商，成功開發具備MIPI介面的創新行動設計。

作者: heavy91 時間: 2010-3-2 02:09 PM
MIPI DigRF v3是低功耗、低腳位數(pin-count)的介面，可以簡化射頻收發器晶片(RF transceiver IC)和基頻晶片(BBIC) 之間的整合及互通性。其六腳位的數位傳輸(digital interconnect)可減少系統成本，並降低雙模(dual -mode)及單模(single-mode) 3GPP 2.5/3G行動終端(mobile terminal)的電磁波干擾(Electromagnetic Interference，EMI)。經矽晶驗證的DesignWare 3G DigRF IP解決方案由控制器、雙模實體層(dual-mode PHY)及驗證環境所組成，不但符合最新標準規格，也易於數位基頻及射頻晶片的MIPI DigRF v3標準的整合。實體層包含類比鎖相迴路 (analog phase-locked loop，PLL)，被開發用來當作hard IP block，以確保嚴格時序(timing)需求協定的高速時脈(high-speed clock)及訊號的完整性。這項可用於先進65及40奈米製程技術的高品質解決方案，已被用於多項基頻及射頻晶片的設計中。

專用積體電路 (ASIC) 設計和半導體製造公司 Open-Silicon, Inc.營運長Shri Gokhale表示：「我們是一家和眾多晶圓廠都有合作的ASIC解決方案領導廠商，如何取得高品質IP是我們成功的關鍵之一。而新思科技DesignWare 3G DigRF IP讓我們能夠發揮核心能力，協助我們生產符合主要射頻晶片市場需求的產品。身為新思科技IP OEM合作夥伴計畫的新成員之一，我們的工程師和新思科技IP工程團隊緊密合作，也讓我們的客戶能感受到高品質的IP整合經驗，成功地服務客戶。」

作者: heavy91 時間: 2010-3-2 02:10 PM
本帖最後由 heavy91 於 2010-3-2 02:20 PM 編輯

MIPI CSI-2乃當前手機製造商、相機感應器製造商及影像處理器供應商所共同使用的規格，它提供相機感應器與應用程式處理器之間一個具有效率性、低功耗及低腳位數的介面。為了滿足從經濟型低階相機到上百萬畫素高規格相機等不同的相機感應器需求，DesignWare CSI-2主機控制器可配置從一到四個資訊道，而總處理率(throughput)可達4 Gbps。用於輔助CSI-2主機控制器，DesignWare MIPI D-PHY是一個完全整合的硬核(hard macro)被當作單向或是雙向實體層使用。極佳化的單向組態(unidirectional configuration)用以實現極小型且低功耗的CSI-2主機應用程式的實作(implementation); 雙向組態(bi-directional configuration)則能讓單一實體層支援多種MIPI介面，而大量簡化用以執行多種如CSI-2、DSI 及 UniPro等MIPI介面的設計開發。而提供每個資訊道傳輸速度達1 Gbps的DesignWare MIPI D-PHY，符合當今高階相機及顯示器週邊應用對頻寬的要求，且經矽晶驗證，可應用於65奈米及40奈米製程節點(node)。

行動產業處理器界面聯盟主席Joel Huloux表示:「我們看到市場上對行動產業處理器界面(MIPI)標準的大量採行，新思科技身為IP領導廠商的地位，可有效協助MIPI整體產業的發展，及加速業界對MIPI的採用。」

新思科技解決方案事業群(Solutions Group)行銷副總裁John Koeter表示:「MIPI已經成為行動終端應用之間晶片對晶片(chip-to-chip)介面的產業標準。有了通過矽晶驗證的CSI-2、DigRF 及 D-PHY加入DesignWare IP解決方案組合中，設計人員便能透過值得信賴的單一廠商協助，有效降低設計風險，成功開發具備MIPI介面的行動設計。」

作者: chip123 時間: 2010-4-8 05:18 PM
新思科技Design Compiler 2010讓合成(Synthesis)、佈局與繞線(Place and Route)等設計效率倍增
設計佈局(layout)、平面佈局(floorplan)之關聯性(correlation)可達5% 而其多核心技術(multicore technology)可創造雙倍執行速率(2X faster runtime)

(台北訊) 全球半導體設計製造軟體暨IP領導廠商新思科技(Synopsys)近日發表在Galaxy實作平台(Galaxy™ Implementation platform)運作的最新RTL合成(synthesis)創新解決方案--Design Compiler® 2010，可以有效提升合成(synthesis)與實體實作 (physical implementation) 流程達雙倍之效率(twofold speedup)。

為在緊迫時程內完成日益複雜的IC設計，工程師需要一套能協助他們將迴圈週期(iteration)降至最低以加速實體實作的RTL合成解決方案。面對上述需求，Design Compiler 2010採用拓樸繪圖技術(topographical)進而開發出一套創新的佈局繞線(place-and-route)產品—IC Compiler實體指南(physical guidance)，不但能將時序(timing)及面積(area)之關聯性(correlation)縮小至百分之五，同時能加速IC Compiler的佈局階層(placement phase)達1.5倍。而新的功能讓RTL設計人員在合成環境中進行平面佈局探究(floorplan exploration)時，有效達成最佳的佈局配置。此外， Design Compiler針對多核心處理器所配置之新型可擴充基礎架構(scalable infrastructure)，在四核心(four cores)執行時可達成兩倍合成執行速率(2X faster synthesis runtimes)。

瑞薩科技DFM暨數位EDA技術部門經理Hitoshi Sugihara表示：「降低設計時程與強化設計效能對維持我們的市場競爭力非常重要。有了新增的拓樸繪圖技術實體指南，我們在Design Compiler與IC Compiler間的運算關聯性可降低至百分之五，且在IC Compiler中達成近兩倍速的佈局，並有效提升設計時程。我們運用Design Compiler提供的創新技術將迴圈週期降至最低，在更短的時程內達成設計目標。」

作者: chip123 時間: 2010-4-8 05:18 PM
為了緩和緊迫的上市時程(time-to-market)壓力，Design Compiler 2010擴大拓樸繪圖技術，以進一步達成與IC Compiler連接的最佳化，將運算關聯性縮小至百分之五。而新增的實體最佳化技術將被運用於合成當中，所產生的實體指南將應用於IC Compiler，除了簡化作業流程外，也能加速IC Compiler中的佈局達1.5倍。此外，Design Compiler 2010也提供RTL設計人員在合成環境中使用IC Compiler平面佈局的功能。設計人員可不費力地進行假設性(what-if)平面佈局探究，以便及早確認與改善平面佈局的問題，並達成較快速的設計收斂(design convergence)。

瑞昱半導體設計技術研發中心副處長黃世安表示：「過去幾年來，我們利用Design Compiler的拓樸繪圖技術，在合成過程中找出並改善問題癥結以提供可預測的實作設計。我們發現Design Compiler 2010合成結果和實體設計結果緊密關聯，同時能加速IC Compiler中的佈局達1.5倍。該合成與佈局設計間的緊密關聯性以及快速執行時間(faster runtimes)，符合我們在65奈米及更先進的製程技術中，對減少迴圈週期和大幅縮短設計時程的需求。」

Design Compiler 2010包含一套在多核心運算伺服器上，可大幅加速執行時程的新型可擴充基礎架構。運用極佳化分散式(distributed)及多執行緒(multithreaded)平行技術(parallelization)結構，除了能在四核心電腦伺服器上達成雙倍的執行速率，同時可達到零誤差(zero deviation)的合成效果(synthesis results)。

新思科技設計實作事業群(Implementation)資深副總裁暨總經理Antun Domic表示：「我們專注於Design Compiler的改善，以協助設計人員縮短其設計週期及增進生產力。自從引進拓樸繪圖技術後，藉由實體實作加速設計收斂的邏輯合成所產生的影響顯著，而Design Compiler 2010將延續這樣的優勢，協助降低迴圈週期及減少實體實作的執行時間。我們不但已達成上述目標，同時大幅改善我們的軟體基礎架構(software infrastructure)，以充分利用最新的微處理器架構(microprocessor architecture)。」

作者: tk02376 時間: 2010-5-4 06:17 PM
新思科技推出新一代HAPS-60快速原型建造系統提供當前業界最高效能、最高容量、預先測試IP及獨特的先進驗證功能

(2010年5月4日，台北訊) 全球半導體設計製造軟體暨IP領導廠商新思科技(Synopsys)今日推出HAPS®-60快速原型建造系統(rapid prototyping systems)，該解決方案可以協助簡化複雜的SoC設計及驗證難度。HAPS-60系列乃Confirma™快速原型建造平台 (Confirma™ Rapid Prototyping Platform)的一環，是一套容易上手且符合成本效益的快速原型建造系統; 透過同樣速度(at-speed)的實際介面(real-world interface)，該系統可縮短軟硬體協同驗證(hardware/software co-verification)的時程，以及在接近即時(near-real-time)的產能釋出率(run-rate)下進行系統級整合(system-level integration)。結合賽靈思(Xilinx)最新的 Virtex®-6裝置，HAPS-60系列將效能(performance)、容量(capacity)、預先測試(pre-tested )IP，及先進的驗證功能整合在一起，提供當前業界最全面性的原型建造解決方案。

由於缺少優良的硬體驗證解決方案，設計人員常迫不得已地延後軟硬體協同驗證及系統級確認(validation)的步驟，或者會因為突發的系統級硬體與軟體程式的錯誤而導致專案的延遲，而HAPS-60提供獨特的功能整合，讓軟體開發及系統級驗證可以在設計週期中提前進行。

新思科技解決方案事業群(Solutions Group)資深副總裁暨總經理Joachim Kunkel表示：「透過高效能、高容量、預先測試DesignWare IP及先進驗證模式，與已經驗證(proven)的Confirma軟體套件互相結合，HAPS-60提供傳統單一硬體驗證方法或客製化原型建造板(custom-built prototyping boards)所無法提供的成本和上市時程的優勢。藉由新思科技橫跨硬體、軟體及IP的領導技術，我們提供設計人員一套可以大幅降低系統驗證及軟體開發難度的獨特原型建造平台。」

作者: tk02376 時間: 2010-5-4 06:17 PM
賽靈思公司(Xilinx) 產品解決方案暨管理部副總裁Mustafa Veziroglu表示，我們的 Virtex-6 FPGA產品提供領先業界的效能及邏輯容量(logic capacity)，可以讓HAPS-60解決方案符合當前複雜SoC驗證工作的需求，Virtex-6裝置加上HAPS-60系列所提供之先進驗證及各種全新功能，可說是當前業界最先進的快速原型建造解決方案。

HAPS-60系列的主要功能包含：

高效能：HAPS-60系列可達到高達200百萬赫茲(MHz)的時脈頻率(clock frequency)，支援如影片、行動通訊資料(cellular data)，以及即時網路流量等需要即時介面的應用。此外，HAPS-60系列可提供較先前的HAPS產品快30%的執行速度，並結合其他解決方案所無法提供的效能強化技術(performance enhancing technologies)。該項技術優勢可以在實際環境中，達成完整的系統整合及所有的軟硬體測試。軟體開發人員可因此在一個接近即時的系統級環境中，進行程式碼的撰寫、執行及除錯，而在矽晶完成的數個月前就可針對軟硬體錯誤程式，進行早期識別與消除。

高容量：透過先進的高容量分割軟體(high-capacity partitioning software)及全新自動化高速分時多功(High-speed Time Division Multiplexing，HSTDM)，HAPS-60系列較其他原型建造系統擁有更高的容量。該容量優勢讓設計小組能夠建置非常大型的SoC原型。每個單一的HAPS建造板可以支援高達一千八百萬(18M)個特殊應用IC 邏輯閘(ASIC Gates)的設計(較前一代的產品多兩倍以上的容量)，而複合建造板(multiple boards)可互相連結以創造更多的容量。

作者: tk02376 時間: 2010-5-4 06:17 PM
預先測試IP：藉由在HAPS系統上預先測試如高速 USB 3.0、PCI Express®、HDMI等DesignWare® IP的核心元件，設計人員可使用已經驗證的解決方案，利用與SoC相同的RTL進行系統級軟硬體的原型建造。從原型建造到製造的過程中使用同樣的RTL可以減少專案時程及風險。而有了預先測試的DesignWare IP，使用HAPS系統的設計人員，可以將更多的資源放在產品的差異化及系統確認，而非原型建造的IP驗證上。

先進驗證功能：HAPS-60系列提供先前在原型建造系統上所沒有的先進驗證功能，在設計週期初期利用HAPS-60系列硬體可讓工程人員降低驗證時間。建置在新思科技的高效能通用多資源匯流排(Universal Multi-Resource Bus，UMRBus) 技術上，新的驗證模式包含: 透過與新思科技VCS®和Innovator產品接合的標準PLI及SCE-MI 2.0執行介面所進行的協同模擬(co-simulation)、C/C++程式，以及其他各種event-driven的模擬器(simulator)。

關於HAPS

HAPS高效能ASIC原型建造系統(High-performance ASIC prototyping System)為新思科技Confirma™快速原型建造平台 (Confirma™ Rapid Prototyping Platform)的一環。HAPS系統乃由適於系統驗證及嵌入式軟體開發使用的高效能原型建造板所構成。HAPS是一個由現成(off-the-shelf)的母板(motherboard)以及現成或客製化的子版(daughter board) 所組成的模組化建造板系統，可因應不同的設計形式及要求而有不同的堆疊方式。只需簡單的透過新增或替換子板或子系統，HAPS系統的特殊模組可以讓同樣的母板、依不同專案或結構配置(configuration)而重複使用。

作者: heavy91 時間: 2010-8-9 01:48 PM
標題: 業界第一新思科技將高效能音訊IP導入40及55奈米製程
全球半導體設計製造軟體暨IP領導廠商新思科技(Synopsys)日前推出可應用於40及55奈米製程技術的DesignWare 96 dB Hi-Fi音訊IP，成為旗下各式高品質音訊IP解決方案一環。新思科技乃業界第一個於先進製程中提供音訊編解碼(audio codec)、數位對類比轉換器(digital-to-analog converter；DAC)及類比對數位轉換器(analog-to-digital converter；ADC)的公司。

新思科技之DesignWare Audio IP系列產品提供介於80 dB到103 dB的效能水準，且可用於超過20個不同的製程節點中之解決方案(包括從180到60奈米製程乃至目前的40奈米等)。而此項新推出的IP是針對諸如攜帶式媒體播放器、手機、智慧型手機、CD/DVD/藍光(Blu-Ray)播放器/燒錄器以及數位相機等，需要Hi-Fi錄放功能以及超低功耗且小矽面積的消費性電子應用產品所設計。

作者: heavy91 時間: 2010-8-9 01:48 PM
模組式的DesignWare Audio IP可以讓設計人員輕易地為其設計應用選擇特定的功能，提供如訊號處理、訊號調節、時脈管理、功耗管理以及高效率G級驅動器(class G driver)等豐富的功能選項。專為低功耗及小矽面積所設計的DesignWare Audio IP，讓設計人員得以快速地將所需的音效功能執行到SoC中，並同時滿足高效能的要求。因應日益複雜的SoC設計環境，新思科技藉由提供強大的音訊IP，大幅降低將音訊IP整合嵌入設計的作業時間。

新思科技解決方案事業群(Solution Group)行銷副總裁John Koeter表示，目前已有超過一億件出貨晶片具備DesignWare Audio IP。新思科技將持續提供可協助設計人員快速將主要音訊功能結合至SoC中、且滿足其緊迫專案時程的IP解決方案。新思科技為業界第一個將音訊IP納入40及55奈米製程中、且提供矽晶驗證(silicon-proven)IP於超過20種製程技術的廠商，藉此可協助設計人員在SoC設計上滿足效能、功耗及面積方面的需求，同時降低整合風險。

新思科技乃一針對系統晶片設計提供高品質及矽晶驗證介面與類比IP解決方案的領導廠商。IP解決方案的組成元件包含控制器(controller)、實體層(PHY)以及針對時下廣泛運用的通訊協定如USB、PCI Express、DDR、SATA、HDMI、MIPI 和乙太網路的驗證IP，而新思科技廣泛的IP解決方案組合可提供完整的連結性。該類比IP解決方案系列包含類比對數位轉換器、數位對類比轉換器、音訊編解碼(audio codec)、音訊類比前端(video analog front end)及觸控面板控制器等。此外，新思科技提供SystemC轉換層級模型(transaction-level model)為快速及矽前製程(pre-silicon)的軟體開發建構虛擬平台。藉由強力的IP開發方法論、以及在品質上的密集投資和全面性的技術支援，新思科技協助設計者加速上市時程及降低整合風險。與獲取更多DesignWare IP相關訊息，請參考：http://www.synopsys.com/designware。

作者: atitizz 時間: 2010-8-16 12:04 PM
標題: 晶心科技(Andes)採用並整合新思科技(Synopsys)的IP解決方案
有效縮短SoC之開發週期、提升產品效能

(2010年8月16日，台北訊) 全球半導體設計軟體領導廠商新思科技(Synopsys, Inc.)近日宣布，晶心科技(Andes technology)採用並已整合完成Synopsys的IP解決方案中之DDR2 controller與PHY，縮短系統晶片(SoC)的開發週期(development cycle)，有效提升晶片整體的效能，並降低產品開發的成本。

晶心科技是亞洲第一家開發自有32位元處理器核心的IP設計業者。在面對瞬息萬變的市場環境下，晶心科技VLSI設計部賴吉昌協理表示，我們除了提供客戶最適合的IP選擇之外，並隨時站在客戶立場考量產品開發工程需求，以及全面性優化效能(performance)、功耗(power consumption)及成本(cost)等設計目標，藉以規劃能提供客戶real-time、real-function、real-power開發環境的平台SoC。在採用並整合Synopsys的IP解決方案後，我們得以滿足客戶在開發階段對實際整體設計結果(QoR, Quality of Result)的要求，並有效減少設計重工 (design iterations)，讓我們的客戶能更迅速的將產品導入市場。

晶心科技VLSI設計部賴吉昌協理並指出，隨著電子產業產品日趨多功能化，處理器與設計平台需要具備更佳的整合性、延展性、設計彈性，以及高效能、低成本與低功率等特色，才能因應市場的變化。晶心科技本持初衷致力於開發創新的彈性配置平台(Configurable Platforms)，搭配獨特的軟硬體智財，更進一步結合策略夥伴的IP解決方案，來滿足客戶對產品高品質及快速上市的需求。

在這項合作案中，晶心科技在其自有的AG102P platform IP的框架內，整合AndesCore™ N1233-S雙核CPU，並採用新思科技的IP解決方案中之DDR2 controller與PHY，來完成其AndeShape™ AG102系統晶片的開發。而由於這項高度整合型系統晶片的閘數(gate count)多達1千萬個，且必須符合有效功耗管理(power management)的需求(包含6項digital power domains與4項analog power domains)，而經過雙方的緊密合作，以最佳成效的開發時程，達到提升晶片整體的效能，並降低產品開發成本等目標。

台灣新思科技業務經理黃耀慧表示，有機會與專業IP設計公司晶心科技共同累積豐富的合作經驗，讓我們能在既有的創新基礎下，延伸IP解決方案的觸角，更積極滿足客戶不同的需求。與晶心科技合作成功的產品，再一次印證新思科技的IP解決方案不僅可以有效降低設計週期，更讓採用這項解決方案的設計業者加具競爭力。

作者: tk02376 時間: 2010-8-26 11:44 AM
標題: 新思科技的DesignWare SATA IP 為創意電子達成一次就試產成功的成果
高品質的 DesignWare IP 有助於提供新的低功耗、高性能的GP5080固態硬碟系統單晶片(SoC)

加州山景市 - 2010 年8 月25 日-全球半導體設計、驗證及製造軟體暨 IP 領導廠商新思科技（Synopsys, Inc., 納斯達克上市代號：SNPS）今日宣布，利用新思科技完整的DesignWare® SATA IP 解決方案，包含控制器、實體層以及驗證IP，使創意電子(Global Unichip Corp.) 之GP5080 固態硬碟系統單晶片達成一次就試產成功之成果。

系統單晶片設計代工服務的龍頭企業創意電子，肯定新思科技的DesignWare SATA IP 在品質、功耗、性能和功能集上都非常卓越。由於SATA 的互通性對創意電子來說是關鍵需求，而新思科技是唯一一家廠商提供由通過SATA 國際組織 (SATA-IO) 構成要素互通性測試之控制器及實體層IP 所構成的整體解決方案，能充分地獨立展現SATA 的完整功能。藉著新思科技的DesignWare IP 解決方案納入創意電子的SATA 固態硬碟系統單晶片平台，創意電子得以專注於本身的專業知識，將其固態硬碟系統單晶片平台得以在六個月的短暫時程開發完成並推向市場。

隨著行動儲存市場從傳統硬碟機轉移到固態硬碟，創意電子著手開發了一個固態硬碟系統單晶片解決方案以滿足行動應用，如小筆電、行動網路裝置和高速隨身碟的高性能和低功耗要求。它的旗艦版，GP5080 系統單晶片平台，為設計人員提供了一個解決方案，能比其他競爭產品更顯著地降低功耗並透過四通道讀取NAND 快閃記憶體以提供連續讀取高達每秒超過 120 MB 和連續寫入每秒超過 80MB 的系統數據吞吐量。

作者: tk02376 時間: 2010-8-26 11:44 AM
創意電子研發部副總張榮輝表示：「低系統功耗對我們來說是一個關鍵的訴求。新思科技的DesignWare SATA IP 解決方案與其他競爭解決方案相比，能降低最多百分之五十的功耗及百分之三十的面積。由於本產品具有非常挑戰性的上市時程，創意電子依靠新思科技經矽晶驗證的高品質SATA IP 解決方案，幫助我們實現了一次就成功的驗證成果因而滿足了我們的計畫時程。新思科技的DesignWare IP 絕對是我們可以信任的品牌。」

新思科技解決方案事業群（Solution Group）副總裁John Koeter指出：「像創意電子這樣的業界龍頭得以繼續創新的關鍵在於，他們能夠獲得能降低整合風險的高品質IP 以集中內部資源至其核心能力。新思科技為我們的客戶提供高品質的相通性IP 解決方案，幫助半導體公司達到他們的設計目標，並將具差異性的產品更快地推向市場。」

DesignWare SATA IP 除了提供包括主端與裝置端數位核心，也提供130 奈米到40 奈米之主要代工廠的實體層以及兼容SATA （包括eSATA）2.6/3.0 和AHCI 規格的驗證IP。全面的SATA IP 解決方案支持SATA 1.5 Gb /秒、3 Gb /秒及6 Gb /秒的傳輸速度。新思科技所提供經矽晶驗證以及多種設計量產的SATA IP 解決方案，有助於降低整合風險。關

作者: atitizz 時間: 2010-9-21 03:33 PM
力旺電子統一採用新思科技FastSPICE進行電路模擬 CustomSim之卓越執行時間及準確度為其主要決定考量

(2010年9月20日，台北訊) 全球半導體設計製造軟體暨IP領導廠商新思科技(Synopsys)近日宣佈，力旺電子已選擇新思科技CustomSim™解決方案以滿足其所有的電路模擬(circuit simulation)工作上的需求。在45奈米嵌入式非揮發性(non-volatile)記憶體上，CustomSim解決方案較其他業界的FastSPICE工具展現兩倍速模擬執行時間(runtime)，且達成與矽數據(silicon data)緊密相關的成果。而基於這些成果，力旺電子使用CustomSim於所有其他CMOS邏輯相容(CMOS logic-compatible)嵌入式非揮發性記憶體IP的驗證生產流程中。

力旺電子總經理沈士傑表示:「身為世界級IP廠商，我們在各式CMOS製程技術中開發如Neobit、 NeoFlash 和NeoEE等新世代非揮發性記憶體裝置，必須針對多重晶圓製程的設計進行大規模驗證。在評估多種業界電路模擬工具後，我們決定統一佈署新思科技CustomSim HSIM模擬引擎，因為其同級最佳效能及SPICE層級(SPICE-level)的精確性，讓我們能夠在無比快速的週轉時間(turnaround time)內達到我們創新技術的全面驗證。」

新思科技CustomSim解決方案利用新增的多核心處理能力，將同級最佳的NanoSim®、HSIM® 和 XA電路模擬技術整合至單一驗證解決方案中。CustomSim為所有類別的設計包含客製化數位、記憶體和類比/混合訊號等提供卓越驗證效能和容量(capacity)。提供完整內容包含針對內建設計核對(native design checking)、功耗、訊號和MOS可信賴度(reliability)分析的先進分析選項，以及混合訊號模擬。藉由輸入、輸出、裝置模型(device models)和除錯(debug)環境的一般性組合，CustomSim讓使用者能容易地使用這套工具。

新思科技產品行銷副總裁Bijan Kiani表示:「CustomSim獨特的階層式模擬(hierarchical simulation)技術提供客戶所需之容量(capacity)、效能(performance)及準確度，以驗證帶有佈局後矽基效應(silicon effect)的電路行為。藉由不斷提高的信賴度，CustomSim持續協助如力旺電子等公司有效驗證並提供功能強大的IC產品。」

作者: atitizz 時間: 2010-9-30 07:06 AM
標題: 新思科技新一代HSPICE精準平行處理技術
為類比/混合訊號設計帶來高達7倍模擬增速 HSPICE 2010先進分析功能、提升高效能類比驗證處理

(2010年9月29日，台北訊) 全球半導體設計製造軟體暨IP領導廠商新思科技(Synopsys)近日推出新一代HSPICE®精準平行處理(HSPICE Precision Parallel，HPP)多執行緒(multi-threading)技術，為複雜的類比及混合訊號設計帶來高達7倍的模擬(simulation)增速。除了新型HPP技術外，HSPICE 2010解決方案包含增強的收斂演算(convergence algorithm)、先進的類比分析及製程設計套件(process design kit，PDK)之晶圓級(foundry-qualified)支援，這些特色強化了HSPICE金級標準(gold-standard)的複雜電路驗證準確性，該電路包括相位鎖定迴路(phase-locked loop，PLL)、串列及解串列器(SERDES)、資料轉換器(data converter)、高精準客製化數位及功耗管理等。有了HSPICE 2010，設計團隊可加速其跨製程變異邊界(across process variation corner)的類比電路驗證，同時能降低矽重製(silicon respin)的風險。

海思半導體(HiSilicon)類比設計部總監Xiaowei Wang表示:「我們仰賴HSPICE精密的數位控制邏輯功能進行類比設計的模擬。利用最新的HSPICE精準平行處理技術於資料轉換器上，我們在八個核心上(eight cores)達到了7倍增速，將原本須進行數天的模擬時間縮短至約8小時。藉由在一天內完成設計的多重反覆驗證(multiple iteration)模擬，HPP有效地協助我們的類比設計工程師提升生產力。」

作者: atitizz 時間: 2010-9-30 07:06 AM
關於HSPICE精準平行處理技術

自2008年起，HSPICE是率先採用全面多執行緒能力(full multi-threading capability)的商用電路模擬技術之一。就複雜的類比電路而言，藉由速度的大幅提升和先進的多核心擴充性(scalability)功能，新一代HPP技術將多執行緒效能帶入一個全新的境界。HPP結合可調整的之子矩陣(sub-matrix)技術、最佳緩衝使用率(cache utilization)以及簡化之裝置模型評估(device model evaluation)，以便在當今的多核心機械裝置上獲得快速且具高度擴充性的效能。而其有效率的記憶體管理(memory management)功能，更可執行多達一千萬個元件(elements)以上的佈局後(post-layout)電路模擬。

超微半導體繪圖晶片設計部SMTS設計工程師Antonio Todesco也表示:「我們就HSPICE精準平行處理技術進行評估，以期加速具有數百萬個元件的複雜時脈網絡(clock mesh network)的模擬。該技術讓我們使用較少的記憶體，便能在一天的週轉時間(turnaround time)內達成ECO、萃取(extraction)及模擬，並且提供用以支持時脈網路電路完整性(circuit integrity)的時間解析度(timing resolution)。

新思科技資深副總裁暨類比及混合訊號事業群總經理羅升俊(Paul Lo)表示:「隨著在SoC上使用數位輔助(digitally-assisted)類比電路的情況日益增加，設計人員需要藉由電路模擬的創新以大幅加速暫態模擬(transient simulation)以及利用最新的多核心運算資源，我們將持續投資新一代HSPICE技術，以增進HSPICE使用者的模擬生產力。」

作者: atitizz 時間: 2010-10-6 02:38 PM
新思科技Synplify FPGA合成軟體提升4倍速執行時間並提供生產FPGA設計之DesignWare Library IP支援

(2010年10月6日，台北訊) 全球半導體設計製造軟體暨IP領導廠商新思科技(Synopsys)近日宣佈推出新版之Synplify Pro®及Synplify® Premier FPGA合成工具(synthesis tool)，可有效縮短邏輯合成(logic synthesis)的執行時間(runtime)並實現更快速的後網表(post-netlist)增量設計(incremental design turn)。這項解決方案並提供新思科技DesignWare® Library資料路徑(datapath)的全面支援，以及協助區塊元件(block component)的建造，這讓原型建造(prototype)到生產(production)階段都能使用共同的RTL。此外，其獨特的團隊設計介面(team-design interface)可協助分布在不同地方的設計團隊，能平行進行各自所負責的設計內容，加速了邏輯合成效能及改善設計的品質(quality of result，QoR)。

新思科技解決方案事業群(Solutions Group)資深行銷總監Ed Bard表示:「設計公司越來越需要達成快速的設計週轉時間(turnaround)、快速且準確的設計效能回饋(feedback)，而對於分布於各地的設計團隊，設計公司也需要能協助改善其生產力的工具，新版的Synplify Pro和Synplify Premier 即是以上述需求為更新的依據，不管在生產應用或是ASIC原型建造階段執行FPGA，設計者都可以從更快速且易於使用的Synplify設計流程中(Synplify-based design flows)獲益。」

賽靈思Xilinx ISE Design Suite資深產品行銷總監Tom Feist表示:「身為FPGA產品的領導廠商，我們非常樂見新思科技致力於讓其高品質的DesignWare IP也能為FPGA設計公司所使用，因為DesignWare Library提供同步支援將會大幅改善其客戶在以FPGA為基礎之設計流程階段的生產力。我們和新思科技密切合作以確保雙方共同的客戶享有Virtex-6、Spartan-6以及最新28奈米7系列FPGA產品的功耗效率、效能及價格上的優勢。Synplify FPGA合成工具的最新團隊設計流程、執行時間速度的提升及高成果的品質，對於高達200萬個邏輯單元(logic cell)的大規模設計來說將是重要的關鍵。」

作者: atitizz 時間: 2010-10-6 02:39 PM
Altera公司軟體技術行銷暨EDA關係部門資深經理Phil Simpson表示:「Synplify合成工具中的團隊設計功能補強了我們Quartus II軟體的增量編譯(incremental compilation)技術，並大幅降低設計重複時間(iteration time)。客戶利用這些解決方案和我們的Arria、Cyclone 或 Stratix FPGA等產品進行設計，可達成快速的設計週轉時間，並能改善成果品質及提高生產力。」

新版的 Synplify Pro及Synplify Premier解決方案可提供低功耗FPGA之SiliconBlue iCE65系列的合成(synthesis)支援，而具備現行所有廠商組態(active all-vendor configurations)的用戶將免費獲得這些FPGA的支援。

SiliconBlue科技公司執行長Kapil Shankar表示:「我們mobileFPGA裝置的採用率非常高，特別是考慮到許多的客戶都從未使用過FPGA。而新思科技Synplify FPGA合成解決方案讓用戶以低面積利用(area utilization)，快速而輕易地達成非常高的成果品質，讓這些客戶的行動手持裝置能夠盡快上市，而將進一步加速mobileFPGA的採用。」

高達4倍速的合成執行時間速度提升

在使用單一處理器狀況下，Synplify Premier的FAST邏輯合成模式，較傳統邏輯合成提供高達4倍的速度增進。新的編譯點(compile- point)技術利用多處理器核心的電腦資源，可設計上的不同區塊同時進行自動化平行時序驅動(timing-driven)合成之執行，以達到速度的增進。

作者: atitizz 時間: 2010-10-6 02:39 PM
具最新全球佈局器(Global Placer)的實體合成以提升成果品質

Synplify Premier中最新的實體合成(physical synthesis)流程，是利用新思科技的全球佈局器(placer)技術以提升既有佈局和繞線(place and route)設計的效能。對邏輯合成用戶而言，由於實體約束(physical constraint)會自動由先前的佈局和繞線執行來決定，這樣可以使得流程易於使用，不需要再執行一些複雜的實體約束計畫。

團隊設計介面及由下而上的流程允許平行開發

Synplify Premier及Synplify Pro工具兩者皆包含階層式專案管理及同步開發的新團隊設計功能。設計區塊或是先前經驗證過的設計IP可在內部被創造或分享，並不需要重複進行平面規劃(floorplanning)，而這將使得該流程易於使用。設計團隊可階層式地管理及檢視其設計實作結果和每個區塊的合成設定。設計團隊成員可進行區塊截圖並將設計檔案轉給主管作為整體設計整合之用。設計區塊可以在RTL或EDIF階段被整合，而這將節省時間、確保效能及可預期之結果。

提供以FPGA為基礎的原型建造全面性的DesignWare Library支援

Synplify Premier支援DesignWare Library全系列資料路徑並協助區塊元件的建立。Synplify Premier用戶能可以進行任何DesignWare Library元件的ASIC RTL的合成，以建立以FPGA為基礎的ASIC設計原型建造並達成效能最佳化成果。ASIC及FPGA元件支援已達成同步化，以協助確保在原型建造中所使用的DesignWare Library元件也同樣使用於ASIC中。

作者: atitizz 時間: 2010-11-8 04:18 PM
奇景光電選擇新思科技為首要策略夥伴(Primary EDA Partner)
奇景光電採用新思科技之實作、驗證及IP等解決方案以縮短總設計時程

(2010年11月8日，台北訊) 全球半導體設計製造軟體暨IP領導廠商新思科技(Synopsys)近日宣佈，已與先進半導體面板大廠奇景光電(Himax Technologies, Inc)簽定更緊密的合作協議，並選擇新思科技為奇景光電之EDA首要策略夥伴(Primary EDA Partner)，而根據這項合作協議，奇景將採用新思之Galaxy™實作平台及Discovery™驗證平台，作為其影音SoC產品的設計解決方案，並擴大對新思科技DesignWare® IP的使用。

奇景光電執行長吳炳昌表示:「奇景光電專注於開發影像處理(imaging processing technology)相關技術的半導體解決方案，除了手機、螢幕、電視等等的面板驅動IC(flat panel displays drivers)，近期更積極拓展2D轉3D晶片、LCOS微型投影等創新產品，皆在市場上取得先機，成長可期。我們產品的交付時程十分緊迫，而我們選擇採用新思技術解決方案，來執行最先進的SoC設計開發。」

作者: atitizz 時間: 2010-11-8 04:18 PM
根據雙方所簽訂的協議，奇景光電將擴大對新思科技實作工具套件(implementation tool suite)的使用，其中包括DC Ultra™ RTL合成(synthesis)、Power Compiler™功效最佳化及多重電壓(multi-voltage)功效管理、TetraMAX® ATPG掃描測試(scan test)、PrimeTime®靜態時序(static timing)分析、IC Compiler實體實作(physical implementation)，以及包含VCS®功能驗證(functional verification)、HSPICE®電路模擬及CustomSim™ FastSPICE模擬等類比/混合訊號驗證解決方案。此外，奇景光電也正在佈署Lynx Design System，以達成更具效率的設計流程並提升專案團隊的生產力。

新思科技總裁暨營運長陳志寬表示:「奇景光電乃晶片與系統級(system level)解決方案的領導廠商，他們須藉由具彈性(flexibility)及可預測性(predictability)的設計流程來縮短整體的設計時程。為了因應日益複雜的設計，奇景光電擴大對新思科技工具、IP及服務的採用。而雙方的擴大合作則將協助奇景光電持續強化其設計方法論(design methodologies)及流程(flows)，同時有助於創新且具高差異化產品(high-differential products)的積極開發。」

作者: amatom 時間: 2010-11-16 12:22 PM
新思科技獲台積電頒發「年度IP介面最佳合作夥伴獎」為台積電製程提供高品質及矽晶驗證之IP解決方案

(2010年11月16日，台北訊) 全球半導體設計製造軟體暨IP領導廠商新思科技(Synopsys)近日宣佈，獲台灣積體電路製造股份有限公司(TSMC)頒發第一屆「年度IP介面最佳合作夥伴獎 (Interface IP Partner of the Year Award)」，該獎項乃用以表彰新思科技在台積電IP聯盟計劃中的不凡表現，其審核標準係根據客戶回饋、符合台積電TSMC-9000的規範、卓越技術支援，及客戶IP使用經驗等。新思科技DesignWare®介面IP解決方案的組成元件包含廣泛運用於業界的各項通訊協定，如USB、DDR、PCI Express®、HDMI、MIPI、SATA及乙太網路等。

台積電設計建構行銷處(Design Infrastructure Marketing)處長Suk Lee表示:「新思科技獲獎的原因，在於其能為不同的台積電製程節點(process node)提供高品質介面IP產品，而我們期待能繼續與新思科技一同合作。」

新思科技解決方案事業群行銷副總裁John Koeter表示：「我們很高興看到新思科技在品質及客戶支援上的投資受到認可，成為該獎項的第一個獲獎廠商，我們深感榮幸。新思科技針對台積電製程提供超過150種經矽晶驗證(silicon-proven)合格的DesignWare IP產品。雙方的合作將確保設計人員取得各式經驗證的IP解決方案，以協助他們降低整合風險並加速量產(volume production)時程。」

作者: tk02376 時間: 2010-11-17 07:23 AM
標題: Synopsys 和中芯國際合作推出65-nm 到40-nm 的 SoC 設計解決方案
- 經過驗証的聯合解決方案確保晶晨半導體達到以高性能產品搶占市場的目標

美國加利福尼亞州山景城和上海2010年11月15日電 /美通社亞洲/ -- 全球領先的半導體設計、驗証、和制造軟件及知識產權 (IP) 的供應商新思科技有限公司（納斯達克市場交易代碼：SNPS）和中芯國際集成電路制造有限公司（中芯國際，紐約証券交易所交易代碼：SMI，香港聯交所交易代碼：00981.HK）今天宣布已正式提供用于中芯國際先進65-nm 工藝的系統級芯片 (SoC) 綜合設計解決方案。該解決方案將 Synopsys 丰富的 DesignWare(R) 接口、模擬 IP 產品組合和其他基礎性 IP，通過可調參考流程與 Galaxy(TM) 實現平台集成在一起。兩家公司也已開始致力于40-nm 設計解決方案。基于雙方65-nm 和40-nm 的合作協議中芯國際已將 Synopsys 列為首選供應商以提供設計實現軟件和由數字控制器、物理層 (PHY) 和模擬 IP 組成的各種 IP 解決方案。

作為一家視頻、音頻和圖像處理無晶圓廠芯片供應商，晶晨半導體公司 (Amlogic)，結合中芯和 Synopsys 解決方案的綜合優勢，來滿足其復雜而先進的1800萬閘便攜媒體 SoC 在性能、功耗和進度上有挑戰的目標。在此產品的流片過程中，晶晨半導體充分利用 Galaxy 實現平台的生產能力，如 IC Compiler 的多角多模 (Multi-Corner Multi-Mode，MCMM) 優化和 ECO 時序修正，來縮短他們的設計周期。晶晨半導體還利用 Synopsys 經驗証過的高質量 DesignWare 接口和模擬 IP 解決方案。這些專為中芯的65-nm 低功耗工藝進行了優化的解決方案，滿足了晶晨半導體的性能和集成度目標，同時確保了產品本身的成功。

作者: tk02376 時間: 2010-11-17 07:24 AM
“晶晨半導體最新的 AML8726-M 多媒體 SoC 將我們專有的高清多媒體處理引擎和 ARM(R) Cortex(TM) A-9 以及 ARM(R) Mali(TM)-400結合在一起，為各種高性能多媒體 SoC 設立了一種新標准。AML8726-M 很好地在功率、性能和成本之間實現了平衡。與此同時支持各種先進的移動媒體功能，如 Android 2.2到1080P 的視頻解碼、1080P 高清晰度多媒體接口（HDMI）到高清電視（HDTV）的輸出，以及支持 HTML5和 Flash 10.1的網頁瀏覽功能。”晶晨半導體工程副總裁 Mike Yip 表示：“Synopsys 和中芯能夠精確地按照我們的需求流片，比如經過驗証的 on-chip 接口和各種混合信號 IP 可為我們的 OEM/ODM 客戶降低總系統物料成本，此外強大的芯片級性能可支持的各種多媒體廣泛的應用要求。”

“我們選擇與 Synopsys 合作以提供我們65-nm 和40-nm 的 SoC 設計解決方案。”中芯國際資深副總裁兼首席商務官季克非表示：“我們的設計服務團隊憑借高效率高質量的 Galaxy 實現平台來幫助我們的終端用戶進行各種復雜的設計。Synopsys DesignWare PHY 和模擬 IP 的開發在我們180-nm 到65-nm 工藝技朮上已有長久且成功的合作關系。我確信這些經驗和未來的創新將能夠確保我們在40-nm 節點上達到相同的成功。”

作者: tk02376 時間: 2010-11-17 07:24 AM
“我們與SMIC合作提供完整的設計解決方案以確保各家公司能夠快速而高效地創建各種充分利用中芯國際最新工藝技朮的SoC。”Synopsys營銷和策略開發高級副總裁John Chilton說：“諸如晶晨半導體這樣的共同客戶的成功証實了我們久遠而深入合作的價值。”

Synopsys 現可立即供應 Synopsys Galaxy 實現平台。用于 SMIC 65低功耗工藝精選的 DesignWare IP 自今天即可供貨。中芯國際65-nm 和40-nm 工藝以及經驗証的 PDK 可由中芯國際提供。

關于晶晨半導體

晶晨半導體（Amlogic）是一家領先的無晶圓廠系統級芯片公司，為高清多媒體、3D 游戲和各種與互聯網連接的消費類應用（包括平板電腦、數字電視、機頂盒、IP-STB、數碼像框和移動互聯網設備等）提供各種開放式平台解決方案。Amlogic 通過將其專有的高清多媒體處理引擎和系統 IP 以及業界領先的 CPU 和圖像處理器技朮結合在一起，為全球領先的 OEM 和 ODM 品牌客戶提供各種 IC 解決方案。Amlogic 為客戶提供了一個全面集成的解決方案，從而確保他們以快速的產品面市時間將具有競爭力的產品帶給客戶。通過提供各種具有高水平系統集成度的 SoC 解決方案，Amlogic 確保它的客戶們能夠快速生產各種能夠很好平衡了功能性、功耗和成本的網絡化消費電子產品。公司總部位于加利福尼亞州聖克拉拉，同時在上海、深圳、北京和香港設有辦事處。請登陸http://www.amlogic.com 在線了解 Amlogic。

作者: atitizz 時間: 2010-11-29 02:23 PM
新思科技(Synopsys)獲頒經濟部「研發創新夥伴獎」表揚新思對促進台灣電子資訊產業發展之卓越貢獻

(2010年11月29日，台北訊) 新思科技(Synopsys Inc.)近日獲經濟部 (Ministry of Economic Affairs)頒發「研發創新夥伴獎(R&D Innovation Partner Award)」，以表揚新思科技在台灣成立研發中心，對促進台灣的電子與資訊產業發展具有卓越貢獻。新思科技是本年度唯一獲頒此榮譽的半導體外商公司。

這項由經濟部舉辦的「2010年電子資訊國際產銷合作績優廠商頒獎暨感謝晚宴」是於本月23日在台北國賓飯店舉行，活動中頒發最佳採購楷模、最佳價值創造，及研發創新夥伴等獎項給得獎廠商，新思科技是由董事總經理葉瑞斌代表接受經濟部部長施顏祥的頒獎，同時獲得這個獎項的還有HP、IBM、SONY等三家公司。

經濟部部長施顏祥在致詞時表示，台灣資訊產業能有今天的成就，除了植基於資訊產業蓬勃發展與不斷的創新研發外，外商國際大廠與台灣的合作也是產業成長的重要推手，而台灣在資訊硬體上已具備全球競爭的實力，為進一步提升產業附加價值，政府希望運用資訊硬體產業發展的基礎，扶植國內軟體產業，使台灣的產業能繼續朝向高附加價值的方向發展。

施顏祥強調，政府不斷努力打造台灣成為優質的投資環境，希望促進外商採購金額持續成長及就業人口的增加，同時鼓勵外商在台灣設立研發中心，支持政府推動新興產業，刺激產業的轉型或技術升級，並透過研發租稅獎勵等重要政策，期能吸引更多跨國經營的企業，投資台灣成為區域或全球運籌總部及「全球創新中心」。

作者: atitizz 時間: 2010-11-29 02:23 PM
負責產業推動的經濟部工業局也指出，半導體產業是台灣經濟發展重要的一環，我們很高興見到在台灣半導體產業的發展過程中，來自美國的新思科技能夠扮演重要的合作夥伴，成立研發中心引進創新技術，與台灣半導體產業共同成長。

台灣新思科技董事總經理葉瑞斌則表示，新思科技配合政府產業發展的政策，自民國93年起即在台灣成立研發中心，至今已累計投入新台幣14億元經費，以實際的行動投資台灣，導入65與45奈米製程的先進設計軟體技術，協助台灣半導體設計技術的升級，並與國內產學界密切合作，從事先進設計解決方案的研究，培育半導體設計軟體人才。

葉瑞斌強調，面對快速變動的全球經濟發展環境，新思科技仍將持續投注於技術的創新與研發，而我們也將持續與本地的客戶保持密切合作，除了提供先進的技術之外，並加強協助客戶有效整合資源，共同創造產業發展的契機。

新思科技的「台灣研發中心」目前與產學界的合作計畫包括:與工研院系統晶片科技中心合作開發先進製程低功耗設計; 與國內業者共同開發45奈米先進製程驗證解決方案; 贊助大學教授暑期赴美進修研究，參與Synopsys先進技術研究計畫; 與國家晶片中心合作規劃推出短期設計課程; 並與教育部顧問室DAT聯盟合作，提供暑期工讀名額給國內大學相關系所，讓學生實際應用EDA設計軟體，增進晶片設計的學習與經驗等項目。

作者: atitizz 時間: 2011-1-24 02:32 PM
標題: 新思科技為新唐科技提供2倍速等效性檢測
Formality較既有解決方案提供更佳效能優勢進而獲得全面採用

(台北訊) 全球半導體設計製造軟體暨IP領導廠商新思科技(Synopsys)今日宣佈，華邦電子關係企業─ 新唐科技(4919TT)採用新思科技Formality® 等效性檢測(equivalence checking)工具以取代既有解決方案，以加速其Super I/O晶片的驗證流程。藉由Formality產品的優異性能，新唐科技設計人員得以較先前兩倍速的效率來完成等效性檢測，並滿足其設計時程目標，而如此的成果已讓新唐科技決定大規模佈署Formality解決方案。

新唐科技協理張俊明表示：「上市時程(Time to market)對我們的業務發展非常重要，Formality提供兩倍速效率以強化我們的等效性檢測過程，協助我們達成重要的投片(tapeout)時程。我們將Formality運用於DC UltraTM合成(synthesis)流程中，該工具簡單易學、容易上手，未來我們的設計都將採用Formality這項產品。」

整個晶片設計流程都需要執行等效性檢測，倘若未能有效達成檢測，則通常需要耗費數週的多重反覆驗證(multiple iteration)才能解決問題。為了加速驗證過程，Formality可與DC Ultra RTL合成(synthesis)充分整合運作，讓使用者無須手動建立複雜的安裝檔案(setup file)，並消除錯誤驗證的風險。

此外，Formality中的新增技術用以分析設計環節中的各項錯誤並提供步驟式的建議引導，以協助使用者快速鎖定並解決問題，節省數小時的手動除錯時間。Formality亦採直覺式流程化的使用者介面，並在整個驗證過程中提供導引指示，以強化設計人員的生產力並加速成功驗證的時程。

作者: atitizz 時間: 2011-1-24 02:32 PM
新思科技設計分析暨簽核(sign-off)副總裁Ahsan Bootehsaz表示: 「我們的客戶一方面面臨開發複雜晶片的需求，另一方面又必須縮短設計時程以維持市場競爭力。因此，我們致力開發Formality產品之創新技術，以協助包括新唐科技在內的各個客戶，為其複雜且高效能的晶片設計，提供最快速的設計回復時間(turn-around time)。」

關於新唐科技

新唐科技股份有限公司成立於 2008 年，同年 7 月受讓分割華邦電子邏輯 IC 事業單位正式展開營運，並於2010年在台灣證券交易所正式上市掛牌。新唐科技專注於邏輯 IC 產品之研發、設計及銷售，在消費性語音 IC 及電腦相關應用 IC 之市佔率皆具全球領先地位；此外，新唐科技擁有一座專攻特殊利基型製程之 6 吋晶圓廠，除負責生產自有 IC 產品外，另提供部份產能作為晶圓代工服務。新唐科技以靈活之創新技術能力、完整之產品解決方案及卓越之技術綜效整合，提供客戶優質性價比之產品，在既有之深厚基礎上提供客戶更佳服務，並以「成為產業領導者不可或缺的夥伴」為公司願景。新唐科技重視與客戶及合作夥伴的長期關係，在美國、中國大陸、以色列等地均設有據點，強化地區性客戶支援服務與全球運籌管理。如需更進一步了解新唐科技，請參訪公司網站 www.nuvoton.com 。

作者: globe0968 時間: 2011-2-18 11:52 AM
新思科技之VCS解決方案可支援 OVM 與 UVM 規格使用Cadence Incisive 及 Mentor Graphics Questa 之用戶可順利移轉至更迅速的驗證方式

(2011年2月18日，台北訊) 全球半導體設計製造軟體暨IP領導廠商新思科技(Synopsys)近日宣布其驗證 FastForward計畫，此計畫可協助 Cadence® Incisive® 及 Mentor Graphics® Questa® 使用者移轉至 VCS® 功能性驗證解決方案，並受益於VCS®優異的技術，包括：創新的高效能引擎與可同時支援VMM、OVM 和 UVM™等三種不同方法規格(methodologies)的 SystemVerilog 技術，以及強大的約束條件解算器(Constraints Solver)、全新的覆蓋率收斂 (Coverage Closure) 技術、低功耗功能、及驗證IP產品組合。使用者可藉由結合驗證 FastForward 計畫及 VCS 最新技術，達成高達2倍速的驗證收斂(Verification Closure)。

   「設計的複雜性因網路安全性之要求而與日俱增，所以需要有高效能、有效率及具擴充性的驗證解決方案，而這種需求在面對越來越沉重的上市壓力時更是特別明顯。」Palo Alto Networks資訊硬體工程處長Barun Kar表示：「我們從原來使用工具移轉至 VCS 的原因，在於VCS具有超越其他解決方案的強大效能優勢，且經過設計實證，能在我們從事高階 FPGA 與 ASIC 為的大型設計時，完全符合我們的需求。」

   「我們於2009年將原本的驗證環境移轉至VCS解決方案。」Acme Packet的首席驗證工程師Rich Schofield表示：「我們的硬體平台 Net-Net 產品組合是採用客製化的高速通信 IC，因此需要配備健全SystemVerilog支援的高效能驗證環境，經評估數間廠商的產品後，我們選擇了 Synopsys的VCS解決方案。」

Synopsys的驗證 FastForward 計畫

   Synopsys的驗證 FastForward 計畫包括技術服務、訓練及專業驗證支援。透過這項計晝，使用者可獲得的服務包括: 協助從 OVM 移轉成 UVM 測試台(testbench migration)、移轉指令碼(migration of scripts)、驗證 IP 與迴歸環境(regression environment)，以及有效部署 VCS 與 UVM 方法的訓練。

作者: globe0968 時間: 2011-2-18 11:53 AM
驗證 FastForward 移轉計畫係自 2009 年起進行前導試驗，在此期間已有眾多的驗證小組移轉至VCS，大幅提升其驗證有效性及生產力。而這些小組橫跨各種不同的市場區隔、公司規模、地理位置，工作範圍則涵蓋多元的設計規模、驗證方法及技術節點等。

VCS 支援 VMM、OVM 2.1.1 及 UVM 1.0

   新思科技同時也宣布，VCS 支援即將推出的UVM 1.0 方法規格(methodology)。此方法結合了對 VMM 與 OVM 2.1.1 的支援，可為VCS 使用者提供當前業界最廣泛、最成熟的SystemVerilog 支援。

   「AMD 自2008年就已開始使用支援OVM規格的VCS解決方案。」AMD資深研究員Warren Stapleton表示：「VCS對於支援SystemVerilog 實作設計環境的技術相當成熟，我們對於使用包含VCS之OVM架構的決定感到非常滿意，因為我們已看到生產力的提升。而現在UVM已成為Accellera組織的標準，我們期待移轉至UVM規格之後，VCS能協助我們享有相同的設計優勢。」

   新思科技驗證事業群資深副總裁暨總經理Manoj Gandhi則表示，我們很認同Accellera組織近來對整合設計驗證標準的努力，使業界對於推動SystemVerilog設計語言更趨於一致，而隨著驗證挑戰越趨嚴峻，我們仍將專注於投資業界領先的 SystemVerilog 技術，以期能在效能、偵錯、覆蓋率收斂及驗證IP等方面，都發展出更先進而創新的技術。

關於 VCS

   根據新思科技收集的先進設計資料顯示，目前有90% 的 32nm（及更先進的節點）設計及 60% 的 45nm 設計皆是以 VCS 進行驗證。全球前二十大的半導體公司大多以VCS作為主要的驗證解決方案，包括高效能的模擬引擎、約束條件解算器引擎、原生測試台、廣泛的 SystemVerilog 支援、驗證規畫、覆蓋率分析與收斂，以及整合式偵錯環境等。

作者: globe0968 時間: 2011-3-21 05:55 PM
新思科技與賽靈思合作推出業界首部針對以FPGA原型建造為主之SoC設計方法手冊手冊詳載原型建造設計的最佳實作

(台北訊) 全球半導體設計製造軟體暨IP領導廠商新思科技(Synopsys)與全球可編程邏輯解決方案的領導廠商賽靈思公司(Xilinx)宣布，共同推出FPGA原型建造方法手冊 (FPGA-Based Prototyping Methodology Manual，FPMM)，該實用指南介紹如何利用FPGA平台進行SoC的開發。FPMM手冊也收錄全球眾多設計團隊在設計與驗證方面的寶貴經驗；這些公司包括BBC Research & Development、Design of System on Silicon, S.A.(DS2)、飛思卡爾(Freescale)、艾薩(LSI)、NVIDIA 公司、意法半導體(STMicroelectronics)以及德州儀器(TI)，而它們都已成功運用FPGA原型建造平台，加速複雜的ASIC與SoC的設計開發。

　　FPGA原型建造方法手冊涵蓋FPGA原型建造的各個層面，包括瞭解原型建造的挑戰與優勢、在FPGA平台上進行SoC設計，以及在軟體與系統驗證方面的應用。新思科技與賽靈思希望能透過FPMM手冊促成FPGA原型建造的線上互動社群，讓從事原型建造的設計人員可以在該平台上，提出所遇到的挑戰並互相交流最好的解決方案; 該社群網址為: http://www.synopsys.com/fpmm。

　　FPMM的作者包括賽靈思的Austin Lesea及新思科技的Doug Amos與René Richter，都是精通FPGA技術並擅長運用FPGA進行原型建造設計的專家。作者們體認到SoC大多是針對ASIC技術建置而設計，因此當建置在一個或多個FPGA元件中時，相關的挑戰便會應運而生。因此，他們合力推出這本參考指南，除了可協助首次接觸原型建造的設計人員外，也能幫助已有相關經驗的設計團隊與專案負責人。而除了提供各種原型建造選項(包括透過建立客製化機板的虛擬原型建造到購買完整的原型建造系統)，FPMM還規劃出一套名為「原型建造設計」(Design-for-Prototyping)的方法論。該設計方法將FPGA原型建造無縫地整合到ASIC/SoC專案中，使設計人員更易於進行設計的建置，並能以最快的速度將產品提供給終端用戶。此種方式透過串聯系統層級(system-level)工具達成生產效能的提升，比如說用於軟體開發早期階段以及在專案後期軟、硬體初次整合的關鍵階段，所使用的虛擬原型建造工具便是一例。

　　

作者: globe0968 時間: 2011-3-21 05:55 PM
賽靈思全球行銷暨事業開發部資深副總裁Vincent Ratford表示：「FPMM將成為ASIC開發人員與原型建造工程師的一項寶貴資源，因為它是業界首度嘗試將相關挑戰與解決方案的資訊集結成冊，以協助設計人員成功地在FPGA硬體上進行ASIC設計的原型建造。由於具備高邏輯容量(logic capacity)，賽靈思的Virtex® FPGA元件已被大量運用在ASIC原型建造上，而我們相信隨著具有高達200萬個邏輯單元(logic element)元件的28奈米Virtex-7系列的出貨，這股趨勢將會一直持續下去。」

　　新思科技行銷暨策略開發事業群資深副總裁John Chilton表示：「長久以來新思科技所發行的設計方法手冊已廣為各界設計人員採用，以協助其提高生產力。新思科技與賽靈思的通力合作，加上業界領導大廠在原型建造方面的貢獻，讓FPMM得以收錄許多最佳實作案例。本手冊將協助其他用戶吸取相關經驗，並加快系統驗證流程。」

關於手冊與發行時程

　　FPMM計有15篇詳盡章節以及2篇附錄，裏頭皆涵蓋許多實際範例。此手冊的章節順序安排乃依照FPGA原型建造過程所面臨到的工作內容與相關決策，而各個章節內容也可獨立分開使用，因此該手冊相當適合作為參考工具書。

　　欲獲得更多有關FPMM 的相關資訊(包括如何在亞馬遜網站上購買紙本手冊，或如何從線上下載免費的電子書版本)，請瀏覽FPMM網站：http://www.synopsys.com/fpmm。另外，如欲獲取其它由新思科技所出版的方法手冊和教育刊物，請參考下列網址：http://www.spynopsys.com/synopsyspress。

作者: globe0968 時間: 2011-3-29 10:29 AM
工研院採用新思科技TCAD Sentaurus軟體於碳化矽技術的開發
該軟體之先進元件模擬(simulation)功能支援最新碳化矽元件的開發

(台北訊) 全球半導體設計製造軟體暨IP領導廠商新思科技(Synopsys)近日宣布，工業技術研究院(ITRI)已採用其TCAD SentaurusTM模擬軟體以支援其在碳化矽(silicon carbide，SiC)半導體元件的研究開發。TCAD Sentaurus具備有精確的建模(modeling)技術，讓工研院得以藉由此技術對元件本身之電熱物理性質進行詳盡的模擬，以加速其碳化矽功率元件(power device)的開發。

　　碳化矽乃一種寬能隙(wide bandgap)的半導體，其卓越的電流電壓及高導熱特性適用於功率元件領域。過去十年來，碳化矽蕭特基二極體(SiC Schottky barrier diode)已廣泛為業界所利用，而針對油電混合車、智慧電網(smart grid)及其他創新電力裝置應用之新一代碳化矽元件的開發也正積極展開中。工研院目前正著手於各式功率元件的開發，以因應日漸提升的電氣汽車及太陽能電池陣列的市場需求。

　　

作者: globe0968 時間: 2011-3-29 10:29 AM
工研院電光所副所長高明哲博士表示，由於汽車及能源配置等領域對於節能增效的電源開關之需求提升，使得碳化矽元件的市場發展蓬勃，而新思科技TCAD Sentaurus軟體可協助我們利用極務實的方式，進行元件電熱效能的模擬，而這樣的功能不但有助於我們了解新開發元件的性質，同時我們也利用它來達成元件特性的最佳化以滿足市場需求。

　　TCAD Sentaurus系列產品包含了探究和優化矽晶(silicon)及化合物半導體(compound semiconductor)技術所需使用到的2D和3D製程以及元件模擬工具，該工具可執行針對碳化矽模擬的模型。

　　新思科技資深副總裁暨矽晶工程事業群總經理柯復華則表示:「電子產品應用日益複雜，新元件架構及材料也必須不斷地創新，而功率元件(power devices)就整體半導體市場而言是發展相當快速的領域，藉由支援新元件的設計及達成最佳化，TCAD模擬技術可協助加速碳化矽的商用佈署。身為半導體研發的領導者，工研院對於新思科技產品的採用不啻肯定了新思TCAD模擬工具為碳化矽元件開發所帶來的價值。」

作者: atitizz 時間: 2011-4-7 03:59 PM
新思科技發表應用於設計初期RTL探索與評估之解決方案
DC Explorer在資料不全的情況下也能有效加速設計實作

(2011年4月7日，台北訊) 全球半導體設計製造軟體暨IP領導廠商新思科技(Synopsys)今日發表Galaxy™實作(implementation)平台的最新技術 - DC Explorer，可協助設計業者大幅加速高品質設計資料(design data)的開發。當前的設計通常需要大規模整合具有數百萬個設計元件(instance)、速度達十億級(gigascale)，而且開發時程又非常緊迫，所以設計人員需要一個能讓他們快速有效執行各式設計配置(configuration)分析(甚至是在設計資料完成之前)，以及建立一套最佳的實作流程及RTL探索與評估(exploration)之解決方案。

藉由提供5倍速的執行時間(runtime)以及與DC Ultra™ RTL合成(synthesis)達成百分之十的時序(timing)與面積(area)關聯性，DC Explorer可處理上述所提及的挑戰，同時它還能在資料不完整的情況下執行，因此可以被用於設計流程的最初期，以便管理高品質RTL的開發和限制條件 (constraint)，進而協助設計流程的收斂(convergent)。

作者: atitizz 時間: 2011-4-7 03:59 PM
意法半導體CAD及設計解決方案部門之數位解決方案暨先導專案組副理Giancarlo Sada表示:「提高設計開發初期的生產力可大幅加速我們的IC實作流程。我們在不同開發階段中的多個設計裡頭執行DC Explorer，獲致至少4倍速的執行時間以及與DC Ultra達成百分之十的相關性，而這將讓我們的設計人員能在設計流程初期，就能有效地進行各式實作方式的評估、調整設計資料，以及建立高度收斂及快速的設計流程(design flow)。」

在當今大型複雜IC 的RTL設計開發早期階段中，設計資料往往來自各個不同的來源。而設計人員缺乏一個快速且有效的方式，進行資料的探究改善、修正設計問題，和建立一個可以達到高度收斂實作流程的較佳RTL合成起始點。DC Explorer提供設計人員所需的RTL探究能力，協助他們在進行實作前有效識別潛在的設計改善空間及問題所在。除此之外，當手邊的RTL輸入、限制條件及程式庫(library)模型不完整時，DC Explorer可針對所欠缺及需要修正的內容產生一個整體性報告，如此可加速設計的過程。而由於和Design Compiler® RTL合成的各個不同程序腳本(script)相容，因此DC Explorer非常容易使用及部署於現有客戶的設計流程中。

新思科技資深副總裁暨實作事業群總經理Antun Domic表示:「新思科技致力於協助客戶改善其生產力並縮短其複雜之系統晶片(sy胡皓婷 <olivia.hu@digitimes.com>stem-on-chip)的設計時程上。DC Explorer可有效協助IC設計人員提升生產力，讓他們能在設計流程的最初期執行RTL探究、改善設計資料的品質，並且大幅加速作業流程。」

作者: tk02376 時間: 2011-6-9 04:24 PM
新思科技(Synopsys)獲國家晶片系統設計中心表揚
肯定新思對台灣半導體產業發展的卓越貢獻

(台北訊) 新思科技(Synopsys Inc.)近日獲國家實驗研究院國家晶片系統設計中心頒發感謝狀，以表揚新思科技持續協助國家晶片系統設計中心取得先進設計軟體技術、培育晶片設計人才，以及促進前瞻製程設計技術之研發，對台灣半導體產業發展具有卓越貢獻。

這項頒獎儀式於6月9日在國家晶片系統設計中心舉行，由國家晶片系統設計中心主任闕志達頒發感謝狀給台灣新思科技董事總經理葉瑞斌。闕志達表示，國研院晶片中心工作重點之一，為協助國內學術界建立晶片與系統的設計與實作環境，並配合產業發展需求，提升晶片系統設計前瞻技術，我們很高興在整體的發展過程中，來自美國的新思科技能夠扮演重要的合作夥伴，並成立研發中心引進創新技術，與台灣半導體產業共同成長。

闕志達指出，為了配合學術研究需要及產業未來發展，國研院晶片中心持續引進業界廣泛使用的晶片與系統設計的電腦輔助設計軟體，提供學校申請使用，而為培訓晶片及系統設計人才，晶片中心也開辦訓練課程供學界與業界人士進修，很感謝新思科技持續協助本中心取得先進的設計軟體技術，規劃並開辦相關訓練課程，並積極參與中心所舉辦的設計競賽等，有效提升本地的學術界晶片設計環境，培育先進晶片設計人才。

作者: tk02376 時間: 2011-6-9 04:24 PM
葉瑞斌則強調，今年適逢台灣新思科技成立二十周年，我們一直致力協助台灣IC設計產業的發展與技術升級，很榮幸在慶祝二十周年的前夕能獲得國家晶片系統設計中心的肯定，未來我們將持續扮演「策略夥伴」的角色，努力協助在地的合作夥伴與產官學研各界，共同為台灣的半導體產業發展盡一份心力。

葉瑞斌表示，新思科技配合政府產業發展的政策，自民國93年起即在台灣成立研發中心，至今累計投入新台幣14億元經費，培育出150多位研發人才，不僅實際投資台灣，提供就業機會，培育半導體設計人才，並推動多項與大學校院合作研究案等產學交流，有效提升半導體設計軟體的研發能量，強化台灣在半導體國際市場的競爭力。

新思科技的「台灣研發中心」除了與國家晶片系統設計中心的合作外，還包括與工研院系統晶片科技中心合作開發先進製程低功耗設計; 與國內業者共同開發45奈米先進製程驗證解決方案; 贊助大學教授暑期赴美進修研究，參與Synopsys先進技術研究計畫; 並與教育部顧問室DAT聯盟合作，提供暑期工讀名額給國內大學相關系所，讓學生實際應用EDA設計軟體，增進晶片設計的學習與經驗等等項目。而由於執行成效卓著，經濟部也於民國99年11月頒發「研發創新夥伴獎 (R&D Innovation Partner Award)」，表揚新思科技對促進台灣電子與資訊產業發展的貢獻。

作者: tk02561 時間: 2011-7-20 09:16 AM
標題: 新思科技推出新一代虛擬原型設計解決方案 Virtualizer
全球領先的半導體設計、驗證與製造軟體及智慧財產權 (IP) 領導者新思科技公司 (Synopsys, Inc.) 今天宣佈，作為新一代虛擬原型設計解決方案的組成部分新思科技的 Virtualizer 工具套裝現已推出。Virtualizer 通過使公司能加速開發虛擬設計原型並將這些設計原型加快部署至整個設計鏈的軟體隊伍來解決與軟體富半導體與電子產品相關的日益增長的開發挑戰難題。利用 Virtualizer 創造的設計原型使工程師能加速軟體發展期至9個月，並較傳統方法實現5倍的生產力提升，旨在團隊進行軟體發展、軟/硬體整合、片上系統 (system-on-chip, SoC) 確認和系統驗證。

VDC Research 嵌入式軟體與工具實踐部門負責人 Steve Balacco 表示：「隨著設計複雜性的增加和軟體內容需要滿足智慧設備的要求，各家公司需要降低嵌入式軟體專案延遲的風險並提高開發者生產力。新思科技提供了一種原型設計解決方案，直接解決了調試問題並滿足了半導體與電子產品公司嵌入式軟體發展者的分析需求，同時縮小了與硬體開發過程的差距。」

Virtualizer 採用了新思科技收購 Virtio、VaST 和 CoWare 而獲得的各項成功技術，以及在為50多家領先的半導體與電子系統公司進行部署工作方面的專長。對於設計虛擬原型的開發者而言，Virtualizer 的圖解設計入門、軟體調試和分析內容加上新思科技在系統模型方面的廣泛產品組合可以實現在更快的時間內進行原型設計。對於那些利用其系統虛擬原型進行設計、整合和驗證軟體的軟體工程師而言，Virtualizer Development Kits (VDKs) 提供了一種經濟型開發平臺，能夠以幾乎即時的速度執行未更改的產品代碼。VDKs 提供了快速而精確的虛擬原型設計模擬，並融合了無與倫比的多核心軟體調試與分析性能、同步軟/硬體分析和利用協力廠商軟體調試器和整合式開發環境 (integrated development environments, IDEs) 的同步調試功能。基於開放式標準化的 Virtualizer 支援 OSCI TLM-2.0 和 SystemC□ 等關鍵行業標準並可以在 Windows 和 Linux 作業系統上運行。

Lauterbach 全球銷售與行銷經理 Norbert Weis 則表示：「部署虛擬原型的各家公司需要與現有軟體發展工具進行輕鬆整合。Lauterbach 的 TRACE32□ 與新思科技的 TRACE32□ 整合使開發團隊能以更加多產方法較早的開始軟體發展，以及將這些好處由半導體公司擴大至電子系統公司。」

作者: tk02561 時間: 2011-12-14 02:00 PM
標題: 創意電子應用IC Compiler 於高效能處理器之設計實作
運用新思科技 IC Compiler 創意電子讓ARM Cortex-A9 處理器達到1 GHz 頻率的效能

(2011 年12 月14 日，台北訊) 全球半導體設計製造軟體暨IP 領導廠商新思科技(Synopsys) 與彈性客製化IC 領導廠商創意電子(Global Unichip Corp., GUC)今日宣布，創意電子採用新思科技Galaxy™實作平台(Implementation Platform)中的關鍵工具IC Compiler，讓ARM® Cortex™-A9 MPCore™雙核心處理器達到超過1 GHz 頻率效能。新思科技的高效能Galaxy 設計實作解決方案，能以最低功耗達到超過1 GHz 頻率的效能，同時降低設計時程的風險。

創意電子總經理賴俊豪表示：「身為彈性客製化IC 領導廠商，我們服務的客戶需要面對競爭激烈的智慧電子產品市場。對客戶而言，效能、功耗和上市時程是勝出的關鍵。而利用新思科技的先進工具技術，結合我們在先進製程和低功耗設計上的專業能力，得以強化我們的服務並滿足客戶需求。」

創意電子設計服務處處長李宏俊表示：「在設計高階處理器時，我們在提高操作頻率上，曾面臨到許多挑戰，而促使我們採用IC Compiler。搭配新思科技Design Compiler® 的拓樸繪圖技術(topographical)，IC Compiler 的快速設計收斂功能可協助我們達成目標頻率並及時投片。在40 奈米及28 奈米高階處理器實體化上，我們已經統一採行IC Compiler 解決方案。」

即將應用於高階數位電視晶片的雙核心、500 萬邏輯閘的ARM Cortex-A9 處理器，是採用台積電40 奈米低功耗製程，在未使用超電壓(overdrive voltage)的情況下，變異最大製程條件(worst process corner)的操作頻率仍可達到1 GHz，而一般製程條件則可達1.3 GHz。

作者: tk02561 時間: 2011-12-14 02:01 PM
創意電子使用新思科技Galaxy 實作方法論，克服了為達到上述工作頻率與功耗水準所衍生的設計挑戰，其中包括：

• 高效能設計深受記憶體擺設位置的影響，常使得記憶體與處理器之間所需的資料存取時間很難達到預期頻率
• 為達到較佳頻率與可繞線度(routability)，使用暫存器庫(register bank)時必須仰賴結構性置放技術的支援
• 當晶片使用率超過80%時，必須從一開始就考量時序(timing)與繞線壅塞(congestion)，並整合設計綜合(synthesis)到佈局與佈線(place and route)所有步驟
• 時脈偏離(skew)與延遲(latency)仰賴良好的時脈分配網絡

創意電子的Galaxy 實作流程重點包括：

• 透過 Design Compiler 拓樸繪圖技術為IC Compiler 實體實作(physical implementation)創造較佳的初始網表(netlist)
• 利用 IC Compiler 之邏輯閘放置設計規劃技術及實體資料路徑技術，達成最佳的暫存器庫置放
• 使用 PrimeTime®達成實作與靜態時序分析 (static timing analysis)間的緊密關聯性，以達到高效能、低功耗及符合預期的結果

新思科技設計實作事業群資深副總裁暨總經理Antun Domic 表示：「就高效能處理器設計而言，新思科技的IC Compiler 是業界廣為認可的使用工具。我們持續不斷的精進優化以提供高工作頻率、同時消耗最低功耗的技術。此次與創意電子的合作，在投片過程中成功地達到超過1 GHz 頻率的效能，顯見我們的技術帶來致勝的結果。」

作者: mister_liu 時間: 2012-2-24 02:29 PM
新思科技發表應用於台積電28奈米製程之DesignWare嵌入式記憶體與邏輯庫
先進記憶體及邏輯IP協助設計人員在28奈米製程之SoC優化使之兼具高效能及低功耗

(台北訊) 全球半導體設計製造軟體暨IP領導廠商新思科技(Synopsys)近日推出、針對台積電28奈米HP (high-performance)及HPM (high-performance for mobile)製程技術所開發的DesignWare®嵌入式記憶體(Embedded Memories)和邏輯程式庫(Logic Library)IP，該解決方案提供高效能、低漏電及有效電力(active power)，讓設計人員透過速度和電源效率的提升，以達成整體SoC設計的最佳化。就行動裝置應用而言，速度和電源效率之間的平衡是格外重要的，結合DesignWare STAR Memory System® 的嵌入式測試及修復技術，新思科技的嵌入式記憶體和標準元件庫提供設計人員先進且全面性的IP解決方案，使其在減少測試及生產成本下，開發出高效能低功耗的28奈米SoC 。

AMD記憶體設計部資深經理Spencer Gold表示：「身為行動運算裝置處理器及繪圖裝置的廠商，我們仰賴新思科技高品質且經驗證的IP以提高產品效能並滿足嚴格的功耗要求。我們成功地運用DesignWare嵌入式記憶體完成65、55及40奈米的晶片開發，近期更將它運用在28奈米的製程節點上。利用新思IP中的先進功耗管理模式，我們得以在不影響效能下大幅降低功耗。」

Movidius IC開發部總監Brendan Barry表示：「Movidius為行動及消費產品提供高畫質影像解決方案，而我們相信要達到行動多媒體處理器SoC的高效能低功耗必須透過先進的技術。每瓦特(watt)效能的優化悠關著行動3D等應用是否得以成功，而DesignWare邏輯庫能有效進行合成(synthesize)步驟，加速我們處理重要時序路徑(timing paths)關閉以及透過多通道邏輯元件(multi-channel cell)偵測漏電狀況。此外，DesignWare嵌入式記憶體獨特的功耗管理功能，除可大幅實現節能還滿足我們的效能目標。比如說，其輕度休眠模式(Light Sleep mode)能將記憶體漏電的情況降低一半。」

作者: mister_liu 時間: 2012-2-24 02:29 PM
新思科技高速低功耗記憶體及標準元件庫支援180到28奈米晶圓製程，並已用於超過十億個晶片中，而全新的DesignWare IP將進一步豐富新思科技的產品組合。DesignWare 28奈米邏輯庫利用多重臨界變異(threshold variant)以及閘極長度偏壓(gate length bias)的結合，達到SoC應用的效能及功耗的最佳化。這些邏輯庫提供多個利於合成的元件組(cell set)以及利於路由(rounter)的標準元件庫，這些架構乃針對具備最小矽晶格面積(die area)及高產出的multi-GHz效能所設計。功耗優化工具(Power Optimization Kit，POK)讓設計人員具備先進的功耗管理能力，其低功耗設計流程包括電源關閉、多重電壓及動態電壓頻率縮放(dynamic voltage frequency scaling ，DVFS)等。

結合高速、高密度及超高密度的DesignWare嵌入式記憶體，可協助設計人員彈性調整SoC中每個記憶體的效能、功耗和面積的關係。對功耗敏感的應用(如行動裝置)而言，所有新思科技28奈米記憶體結合源極偏置(source biasing)及多重功耗管理模式，可大幅將低漏電及動態功耗的浪費。和標準高密度記憶體相較，新思科技超高密度雙埠(two-port)靜態隨機存取記憶體(SRAM)和16 Mbit單埠靜態隨機存取記憶體編譯器(compiler) ，可進一步縮減面積及減少漏電達40%，如此一來設計人員能自行調配高效能、小面積及超低功耗的組合進行記憶體實作。新思科技嵌入式記憶體中的DesignWare STAR Memory System能減少面積的使用，並較傳統的外加式內建自我測試(built-in-self-test，BIST)及修復解決方案達成更快速的時序收斂(timing closure)，同時還能提供後矽(post-silicon)階段的除錯及診斷，而這將協助縮短設計時程、降低測試成本並增進產出結果。

新思科技IP及系統行銷部副總裁John Koeter表示：「標準元件庫和嵌入式記憶體是任何SoC設計中最根本的一環，而就晶片實作中的效能、功耗和面積的面向上，兩者皆扮演舉足輕重的角色。新思科技結合經矽晶驗證(silicon-proven)的嵌入式記憶體及邏輯庫，讓SoC設計團隊可同時調整晶片以達最高效能並降低功耗浪費。透過將應用於台積電28奈米HP及HPM製程的邏輯庫及記憶體納入產品組合中，新思科技將協助設計人員充分利用速度提升及功耗降低的特點，以設計出真正具差異化的產品，並以較少的風險和較快的速度達成量產。」

作者: atitizz 時間: 2012-3-12 04:21 PM
新思科技推出新一代驗證IP、加速SoC驗證流程 Discovery驗證IP可達成4倍效能及快速配置並在遵守通訊協定下達到有效除錯及快速收斂

摘要
-新思科技Discovery驗證IP加速並簡化複雜SoC設計的驗證過程
-新思科技Discovery驗證IP為複雜SoC設計提供高效能、除錯、覆蓋管理功能及簡易整合
-新思科技Discovery驗證IP完全以SystemVerilog程式語言編寫，並同時支援UVM、VMM和 OVM方法論，同時也與所有相關驗證環境相容
-新思科技Discovery驗證IP支援所有主要模擬器(simulators)
-包含在Discovery驗證IP的通訊協定分析器(protocol analyzer)能協助設計人員快速了解、鑑別設計中的通訊協定並進行除錯

(2012年3月12日，台北訊) 全球半導體設計製造軟體暨IP領導廠商新思科技(Synopsys)今日宣布推出以VIPER架構為基礎的Discovery™ 驗證IP (Discovery™ Verification IP，以下以Discovery VIP簡稱)系列產品。VIP完全以SystemVerilog語言所編寫並同時支援UVM、VMM 和OVM三種方法論，它所提供的效能優勢、易用性和延展性可加速並簡化複雜SoC設計的驗證。Discovery VIP的通訊協定分析器(protocol analyzer)提供一個謹守通訊協定的獨特除錯環境，除了支援所有主要的模擬器(simulator)外，Discovery VIP所達成的效能為其他VIP產品的4倍，且其配置(configuration)、覆蓋(coverage)及測試開發功能亦可改善IP和SoC設計人員的生產力。VIPER架構可為以通訊協定為主的創新驗證以及SoC層級確認(validation)提供良好基礎。

作者: atitizz 時間: 2012-3-12 04:22 PM
凱為半導體(Cavium)IC設計暨網路通訊部副總裁Bruce Fishbein表示：「我們是新思科技VIP產品的忠實用戶，我們非常滿意該解決方案所提供的高品質、效能和功能。隨著我們設計和驗證環境的複雜化，Discovery VIP架構將協助我們解決下一波SoC驗證的挑戰。」

隨著主要SoC設計納入更多複雜的通訊協定，VIP便成了驗證環境中的要件，它將協助設計人員在緊湊的專案時程內達成覆蓋率目標。VIP提供晶片內外(on- chip及off-chip)通訊協定(如ARM® AMBA®、PCI Express、USB、MIPI、 HDMI和乙太網路等)的功能模型。在進入生產階段之前，驗證工程師利用這些模型測試所有SoC介面，確認該介面是否符合標準。

完全以SystemVerilog語言編寫，並同時支援UVM、VMM 和OVM

不像其他VIP產品，Discovery VIP完全利用SystemVerilog語言編寫，因此在既有實作上看不到以其他程式語言所撰寫的外覆程式(wrappers) 或擴充方法。在無需透過方法層級的互通(interoperability)外覆程式或底層轉譯(translation)或重設(remapping)，Discovery VIP就能提供一般驗證方法(Universal Verification Methodology，UVM)、驗證方法手冊(Verification Methodology Manual，VMM)和開放式驗證方法(Open Verification Methodology，OVM)三種不同方法論的原生支援。如此一來，不但能減少不必要的效能耗費，同時也能帶來其他好處，包括達成跨模擬器的可攜性(portability)、易於整合於SoC環境中以及其他針對VIP除錯、覆蓋度規畫及管理功能。

安謀國際處理器部門策略行銷經理William Orme表示：「為追求更高效能及達成更好的功耗效率，產業界正加速採用AMBA 4 AXI4™和ACE™通訊標準以支援同調異質多核心SoC。我們支持新思科技開發AMBA4 AXI4及ACE通訊協定的驗證IP，也已提供符合性 (compliance)和互通性測試的參考模型。我們期待與新思科技繼續保持密切合作以滿足客戶需求。」

作者: atitizz 時間: 2012-3-12 04:22 PM
符合通訊協定並達成有效率除錯

隨著通訊協定的日趨複雜，除錯成了功能驗證最困難且耗時的一環。新思科技Discovery VIP系列產品的通訊協定分析器可提供以通訊協定為主的除錯和智慧辨識功能，能協助設計人員快速了解通訊協定狀況、識別瓶頸所在，以及針對異常狀態進行除錯。

VIPER架構

Discovery VIP系列產品乃根據新思科技新一代VIPER架構所開發，該架構全是針對加強VIP效能、可配置性、可攜性、除錯、覆蓋率、符合性管理(compliance management)以及延展性所設計。VIPER大部分的功能和通訊協定正確性檢查皆來自通訊協定架構層，採用UVM、VMM和OVM等方法的最佳實務並以SystemVerilog語言所撰寫。所有的層級清楚可見，讓設計人員能完全掌控通訊協定的驗證，他們能依驗證計畫的要求從最高層級開始運作，但仍可以在最低層級置入錯誤作為自我檢查使用。

VIPER架構可追蹤以通訊協定為主的模擬資訊，提供時間序列與RTL波形同步的通訊協定層級分析瀏覽模式。該架構可完全被配置到特定通訊協定組態中，且包含從預先定義序列中刪除不適用的執行時間(run-time)配置等功能。此外，VIPER架構具備高度延展性，能針對待測裝置(device-under-test，DUT)提供額外功能，如錯誤置入(error injection)模式、覆蓋率採樣(coverage sampling)等。

新思科技驗證事業群資深副總裁暨總經理Manoj Gandhi表示：「迫於成本及上市時程的壓力，通訊協定驗證已成為SoC驗證的要項。有鑒於新一代驗證IP的需求，我們改善除錯過程、提升效能及簡化SoC整合。新思科技新一代VIP架構的推出，對於協助產業因應SoC驗證挑戰扮演重要角色。」

作者: innoing123 時間: 2012-3-13 05:55 PM
創意電子與新思科技共同締造全新里程碑
高品質IP和30個客戶設計定案印證創意電子彈性客製化IC的成功商業模式

(2012年3月13日，新竹訊) 彈性客製化IC領導廠商(The Flexible ASIC LeaderTM)創意電子(Global Unichip Corp.,GUC)與全球半導體設計製造軟體暨IP領導廠商新思科技(Synopsys Inc.)今日宣布，過去四年來結合新思科技的DesignWare® IP與創意電子彈性客製化IC設計服務，已成功完成30個客戶裝置(customer devices)的設計定案(tapeout)。

此里程碑代表著創意電子在ASIC產業所扮演的領導角色、展現新思科技IP產品組合兼具高品質與廣泛性，及同時彰顯雙方成功的夥伴關係

在彈性客製化IC的商業模式下，不管在任何設計階段，創意電子都能為客戶提供客製化IC產品。由於沒有自有產品及硬體資產，如晶圓廠或工具設備的負擔，完全以開發客戶產品為主，創意電子能將設計障礙降到最低，同時加速量產。

作者: innoing123 時間: 2012-3-13 05:55 PM
創意電子與新思科技已共同成功完成30個客戶裝置的設計定案，涵蓋網路、無線通訊、消費性電子及電腦等領域，且通過130奈米、90奈米、65奈米、40奈米等製程驗證，成功地應用在數位相機、PDA、監視系統、數位電視，以及硬碟機等多種產品。

創意電子是新思科技IP OEM合作夥伴計畫(IP OEM Partner Program)的重要成員。藉由參與該計畫，創意電子可以運用新思科技豐富的DesignWare IP產品組合，以及獲得專業的技術支援。DesignWare IP包含通過矽晶驗證、廣泛用於PCI Express、USB、DDR、SATA、HDMI、MIPI和乙太網路等介面的IP解決方案，以及類比IP、嵌入式記憶體和標準元件程式庫等等。

創意電子總經理賴俊豪表示：「市場上有越來越多的公司透過客製化IC開發各式具有差異化的產品，為了能成功提供客製化SoC，我們必須擁有足夠的靈活度以開發出具差異化的產品，以及擁有快速反應能力，才能讓客戶善用差異化佔據市場優勢，而新思科技在這項策略上扮演著關鍵的角色。」

新思科技IP及系統行銷副總裁John Koeter表示：「過去十五年來，新思科技提供SoC設計人員各式通過矽晶驗證的IP產品組合，其中包括介面、類比、標準元件及嵌入式記憶體IP，這些解決方案不但可降低整合風險，還能加速產品上市時程。這次創下新的設計定案里程碑，除證明新思科技與創意電子間穩固的長期合作關係外，也見證了雙方鍥而不捨的努力，為的是協助客戶加速產品上市時程，同時兼顧產品的功能與效能。」

作者: tk02561 時間: 2012-7-10 10:47 AM
SSMC採用新思科技Proteus LRC提升良率低成本且高準確之微影驗證(Lithography Verification)解決方案

(台北訊) 全球半導體設計製造軟體暨IP領導廠商新思科技(Synopsys)近日宣布，恩智浦半導體(NXP)與台灣積體電路製造股份有限公司(TSMC)的合資企業─新加坡商Systems on Silicon Manufacturing Company (SSMC)採用新思科技Proteus LRC解決方案。SSMC將Proteus LRC應用於其製程中之後OPC (post-OPC)階段的微影(lithography)驗證，以找出對製程變異(process variation) 敏感且易於產生良率損失(yield loss)的關鍵製造熱點(manufacturing hotspot)位置。在晶片設計進入製造流程之前，這些由Proteus LRC所識別的熱點可先予以修正，如此在推出新產品時可提升良率，縮短整體開發時間以及達成較可靠的製程(reliable process)。

SSMC產品測試工程部總監Dhruva Kant Shukla表示：「新思的工具讓我們的設計支援團隊協助客戶在其產品開發及設計驗證流程中提供有效率的支援。將Proteus LRC整合至我們的晶片修整完工(chip finishing)的流程，讓我們得以透過可靠的方式在原型投片試產(tape out)階段的初期(也就是修正措施最可行的時間點)找出生產熱點。隨著我們邁向高性能混合訊號(High Performance Mixed Signal)應用的特殊晶圓(wafer)技術節點，透過佈署Proteus LRC，我們能以更穩固、更可靠的方式提供創新製程。」

Proteus LRC提供業界領先的檢測運算(check algorithms)和模型(models)，可正確預測生產流程並識別佈局(layout)中無法滿足設計目的或是對製程變異極為敏感的區域。為了達成簡易佈署，Proteus LRC使用同樣經過業界證明，用於光學臨近效應修正 (optical proximity correction，OPC)和製程開發的Proteus精簡模式以及Sentaurus微影嚴謹模式。例如，阻劑頂層損失(top loss)和腳化(footing)的情況在先進節點上較為常見，而這在蝕刻(etch)過程中可能會產生問題，而最後導致良率損失。Proteus LRC利用這些模式的3D預測能力為晶圓設計提供獨到見解，有效識別這些阻劑頂層損失或腳化可能發生的區塊。

作者: tk02561 時間: 2012-7-10 10:47 AM
Proteus LRC以Proteus引擎為基礎，並整合至新思科技的Proteus處理流程技術(Pipeline Technology)中，能從投片試產到mask fracture提供單一流程解決方案。該處理流程在光罩合成(mask synthesis)及fracture的所有階段提供同步處理(concurrent processing)，將I/O 時間縮短到最小，以有效處理先進技術節點中出現的大量兆位元資料組。Proteus引擎提供經業界實證過的平台，能擴增到數百個甚至數千個CPU中。客戶只要透過使用標準x86處理器核心，就能有效掌控周轉時間(turnaround time)，同時維持最低的購置成本。

新思科技矽晶工程事業群資深副總裁暨總經理柯復華(Howard Ko)表示：「Proteus LRC持續提供領先業界的準確率，協助像SSMC這類的半導體廠商排除關鍵的製造熱點，讓他們在晶片設計進入製造時更具信心。高準確率和低購置成本讓Proteus LRC微影驗證解決方案成為全球領先半導體製造商的首選。」

關於SSMC

Systems on Silicon Manufacturing Company (SSMC) 乃由恩智浦半導體與台積公司合資成立的八吋晶圓半導體公司。自2000年開始營運以來，SSMC發展快速，就營運規模而言已是全球首屈一指的晶圓代工廠商。SSMC利用先進CMOS、嵌入式快閃記憶體、類比混合訊號、RF和BCD製程技術，提供彈性且符合經濟效益，涵蓋0.25微米至0.11微米技術的半導體製程解決方案。For more information, visit. www.ssmc.com

作者: mister_liu 時間: 2012-11-7 12:18 PM
台灣新思科技(Synopsys Taiwan)獲頒國家品牌玉山獎傑出企業全國首獎

(台北訊) 台灣新思科技(Synopsys Taiwan)近日獲頒「國家品牌玉山獎傑出企業全國首獎」，肯定新思科技持續投資台灣，引進關鍵技術，培育高階軟體設計人才，是台灣半導體產業發展最佳的策略夥伴。新思科技是本年度唯一獲頒此榮譽的半導體外商公司。

這項由中華民國國家企業競爭力發展協會舉辦的「第十四屆國家建築金質獎暨第九屆國家品牌玉山獎」頒獎典禮於十月三十一日在公務人力發展中心舉行，吸引超過500位產、官、學界代表齊聚一堂。典禮邀請到副總統吳敦義、行政院院長陳冲、立法院院長王金平、內政部部長李鴻源等部會首長親臨致詞並頒獎，顯示政府對得獎企業的支持與鼓勵。

副總統吳敦義致詞時指出，政府積極以十大重點服務業作為推動服務業發展的主軸，以國際醫療、數位內容、高科技及創新產業等在地優勢，以及六大新興產業提升台灣軟實力。透過國家品牌玉山獎針對消費面或產業面、企業經營管理的審核，促使企業得到實質提升，帶導台灣品牌於國際間展現優質形象。

立法院王金平院長則表示，國家品牌玉山獎嚴謹審核，促使企業專注核心事業、紮實管理績效，以突破框架的創新思維再創新局，與經濟部現正推動的五項亮點產業提昇與轉型政策同為台灣經濟重要推手，引領整體產業發展。

台灣新思科技董事長葉瑞斌表示，近來歐債危機肆虐，全球經濟活動降溫，大多數企業的投資行為趨於保守，新思科技卻加碼投資台灣，合併思源科技的總金額達新台幣122億元，這是新思科技繼2004年響應政府矽導計畫成立「台灣研發中心」後，對台灣又一次的重大投資，不僅凸顯新思科技肯定台灣產業的策略地位，展現持續投資台灣的決心，也可作為吸引其他外商投資的模範。

葉瑞斌強調，面對快速變動的全球經濟發展環境，新思科技仍將持續投注於技術的創新與研發，而我們也將持續與本地的客戶保持密切合作，除了提供先進的技術之外，並加強協助客戶有效整合資源，共同創造產業發展的契機。

國家品牌玉山獎「傑出企業類」今年共選出十三家廠商，經過主辦單位邀請學者專家兩階段評選後，推選台灣新思科技為全國首獎，其他獲獎的企業還包括一零四資訊科技、京元電子、國眾電腦、宏佳騰動力科技、中國信託人壽等。主辦單位說明，玉山獎持續引導企業重視產品創新研發、管理制度、品質提升、顧客服務及加強職業訓練等面向，提升台灣產業之品牌競爭力。

作者: mister_liu 時間: 2012-12-19 03:41 PM
愛美科(Imec)與新思科技(Synopsys)強10奈FinFET先進製程合作
此舉將強化新思技Sentaurus TCAD模型(models),以因應新世代FinFET技術要求

(台北訊) 比利時奈米電子研發機構愛美科(Imec)與全球晶片設計、驗與製造及電子系統軟體領導廠商新思科技(Synopsys)近日宣布，方將擴大合作範圍並將電腦輔助設計技術(Technology Computer Aided Design，TCAD)應用於10奈米鰭式電晶體(FinFET)製程。此合作是以14奈米等製程為基礎，而透過這項合作案，新思科技的Sentaurus? TCAD模型將可有效支援新世代FinFET裝置。雙方的合作將包含新裝置架構的3D建模(3-D modeling)，可協助半導體產業生產高效能、低功耗的產品。

愛美科邏輯程式部(logic program)總監Aaron Thean表示，我們當前的研發重點在於解決10奈米製程所面臨的半導體裝置及材料上的挑戰，而新思科技是TCAD技術的領導廠商，與新思科技合作將可強化我們在先進研究領域的影響力。

愛美科與一流IC廠商合作研發先進CMOS微縮(scaling)技術。這項技術涉及的不只是如何縮小晶片尺寸，裝置微縮(device scaling)還需要新材料(materials)、裝置架構(device architectures)、3D整合及光學(photonics)等各式新技術的支援愛美科與新思科技的合作特別強調FinFET與tunnel FET (TFET)在新裝置架構的開發及優化(optimization)。於12月8日至10日在舊金山所舉辦的2012年國際電子元件大會(IEEE International Electron Devices Meeting，IEDM)上，愛美科發表了用應力源(stressor)升載子遷移率(carrier mobility)的研究論文，這對10奈米FinFET裝置的微縮相當重要。而使用新思科技的TCAD工具將有助於愛科加速此項研究的發展。

新思科矽晶工程事業群資深副總裁暨總經理柯復表示：「與愛美科擴大合作有助於提升新科技對於新世代FinFET裝置建模的TCAD擬工具。愛美科為一以先進研發著稱的知專業廠商，而雙方的合作將有助於強化新的TCAD解決方案。

About Imec

Imec performs world-leading research in nanoelectronics. Imec leverages its scientific knowledge with the innovative power of its global partnerships in ICT, healthcare and energy. Imec delivers industry-relevant technology solutions. In a unique high-tech environment, its international top talent is committed to providing the building blocks for a better life in a sustainable society. Imec is headquartered in Leuven, Belgium, and has offices in Belgium, the Netherlands, Taiwan, US, China, India and Japan. Its staff of close to 2,000 people includes more than 600 industrial residents and guest researchers. In 2011, imec's revenue (P&L) was about 300 million euro. Further information on imec can be found at www.imec.be.

作者: heavy91 時間: 2013-1-8 02:43 PM
標題: 台灣先進晶片設計公司選用新思科技的PrimeTime SI做為簽核(signoff)工具
祥碩科技、凌通科技和虹晶科技在時序收斂(timing closure)過程中節省了數周的時間

Highlights
整合的信號完整性分析(SI)與延遲運算技術，提供比第三方附加式解決方案更快而精確的結果
以簽核為導向(Signoff-driven)的ECO(engineering change order)導引指令結合IC Compiler，可有效縮減時序收斂的周轉時間(turnaround time)

(2013年1月8日，台北訊)全球半導體設計、製造軟體暨IP領導廠商新思科技(Synopsys Inc.)今天宣布，台灣先進消費性與多媒體晶片設計公司祥碩科技(ASMedia)、凌通科技(GeneralPlus)和虹晶科技(Socle)等三家公司，採用了新思科技的PrimeTime SI做為靜態時序分析(Static Timing Analysis，STA)和信號完整性分析(Signal Integrity，SI)的簽核(signoff)工具。他們採用PrimeTime SI主要是因為該工具簡單易用，且具備以簽核為導向(Signoff-driven)的ECO導引技術，可與新思科技Galaxy 設計平台之實體實作(Physical Implementation)工具IC Compiler作緊密連結。

祥碩科技的副總經理張棋表示: 「我們先前使用PrimeTime分析時序，而利用第三方附加式工具分析信號完整性的方式，在設計裡留下餘量，時序收斂也花費較多時間」「我們選擇PrimeTime SI因為我們信任PrimeTime STA的平台擁有HSPICE的驗收精確度。它簡化了我們的設計流程，幫助消減悲觀性，並寬裕的達到驗收標準之內的執行時間。」

作者: heavy91 時間: 2013-1-8 02:43 PM
凌通科技資深處長李公望表示: 「為了統一全球研發中心的時序驗收工具，我們測試並選用了PrimeTime SI，因為它簡化了我們的驗收流程，並結合StarRC與IC Compiler啟用了完整驗收對應的Galaxy解決方案流程，改善了我們在高頻率低功耗設計上的周轉時間(turnaround time)。」

虹晶科技總經理彭永家表示: 「我們選用了PrimeTime SI，因為它驗收驅動的ECO導引科技結合IC Compiler縮減了ECO迴圈，加速了大型複雜設計的時序驗收。虹晶科技將更精準掌握設計時程，加速客戶產品進入市場的時間。該技術亦能有效提升晶片於高階製程的效能，提供客戶更具競爭力的產品服務。」

PrimeTime SI拓展PrimeTime STA與簽核的環境，並結合串擾延遲(crosstalk delay)與雜訊(noise)分析以及新一代以簽核為導向的ECO導引科技。PrimeTime ECO使用專利申請中的技術提供最快速、擴展性最高的ECO解決方案，與IC Compiler緊密連結減少迴圈並提供高預測性的時序收斂流程。

新思科技設計分析與簽核(Design Analysis and Signoff)行銷總監Robert Hoogenstryd表示:「對於在緊縮的時程內設計出更大的晶片，如何讓時序收斂更有效率是很關鍵的。運用我們時序簽核的先進技術，結合可與設計實作高度整合的流程，使用者能立即提高生產力並達成更快的時序收斂。」

作者: atitizz 時間: 2013-3-13 11:28 AM
聯華電子(UMC)採用新思科技IC Validator 於28奈米製程之樣式比對微影熱點驗證
雙方合作可簡化製程上的設計收斂，加速矽晶製造時程

重點摘要:
聯華電子與新思科技合作，共同解決先進製程節點的設計驗證挑戰
聯華電子採用新思科技IC Validator模型比對(pattern-matching)技術，加速28奈米製程的實體簽核
如果搭配新思科技之IC Compiler解決方案，這項合作更可為 In-Design實體驗證帶來效益，嘉惠聯電客戶

(台北訊) 全球晶片設計及電子系統軟體暨IP領導廠商新思科技(Synopsys)今日宣布，聯華電子(United Microelectronics Corporation)採用新思科技IC Validator實體驗證(physical verification)解決方案，於其28奈米製程節點之微影(lithography)熱點(hot-spot)檢核。IC Validator模型比對(pattern matching)可快速偵測出受限於製造技術的布局(layout)，大幅加速最後的設計簽核(design signoff)步驟。而針對In-Design實體驗證，IC Validator可結合IC Compiler™解決方案，如此能讓從事布局繞線的工程師在設計後期避免突如其來的變動，並減少手動修正的情況，進而加速投片(tapeout)時程。透過自動修復微影的違例(lithography violations)，IC Validator模型比對技術可延展In-Design的流程，進而實現設計周轉(turnaround)時間的最佳化。

作者: atitizz 時間: 2013-3-13 11:28 AM
聯華電子先進技術開發處和矽智財研發設計暨設計資源處副總經理簡山傑表示：「聯電不斷透過最新的設計支援，協助客戶簡化流程，實現成功的矽晶設計。IC Validator的模型比對技術讓我們的客戶得以快速篩檢出困難度高的布局特徵，減少細部製程模擬的需要。再者，使用IC Compiler及In-Design技術可讓IC設計人員能在設計初期進行檢核，降低設計週期的風險。」

要在28奈米製程達成微影印刷適性(printability)可能會對實體設計帶來極大的限制，包括繁雜的設計規則檢查(design rule checks ，DRC)以及運算密集的細部製程模型檢查(process model checking)等。IC Validator透過創新的模型比對技術簡化該作業，並藉由直覺式2D多型態樣式分析強化傳統DRC。模型比對能達成晶圓準度和極速效能(ultra-fast performance)，可大幅加快微影熱點的偵測，並加速投片時程。

如果結合IC Compiler解決方案，IC Validator模型比對技術可擴大In-Design實體驗證的效益，減少後期不確定因子的發生率並降低手動修正的情況。有了模型比對技術，設計人員可直接在實作環境中透過按鈕進行微影熱點的篩檢。快速模型比對分析利用了整個In-Design架構，包括直覺式的錯誤回報、GDS合併、錯誤分類等。在繞線過程中，一旦偵測到違例狀況(violations)便會自行啟動修復機制，如此可省下繁複且易出錯的手動修正步驟。具備模型比對的In-Design實體驗證，讓設計人員能夠提早實現並維持完備的設計，如此可提升最後布局的品質，並減少進度上的風險(schedule risk)。

新思科技設計實作事業群資深副總裁Antun Domic表示：「隨著晶片設計日益複雜，我們必須將易製性(manufacturability)納入設計發展的一環。到了投片階段，已經沒有多少時間可進行後期設計分析及手動修補。而我們與聯電在模型比對技術上的合作大幅提升了實體設計與驗證間的整合。這套先進的解決方案能滿足雙方客戶在晶圓設計上的需求，提升製程上的能見度，同時能加速投片時程。」

作者: ritaliu0604 時間: 2014-11-17 11:40 AM
新思科技(Synopsys)以介面IP和與台積電共同研發的16奈米FinFET+設計基礎架構
獲頒台積電2014「年度最佳夥伴獎」

重點摘要:

新思科技以介面IP和工具實現能力(tool enablement)，連續五年獲頒台積電「最佳夥伴獎」。
介面IP最佳夥伴獎的審核標準，包括客戶回饋、符合台積電TSMC-9000的規範、客戶投片(tapeout)數量，以及卓越的技術支援能力。
新思科技針對台積電製程提供多項經矽晶驗證(silicon-proven)合格的DesignWare® 介面 IP，其中包括USB、PCI Express®、DDR、MIPI®、HDMI與Ethernet 。
新思科技的Galaxy™ Design Platform數位與客製化實作工具，已獲得多項16奈米 (nm) FinFET Plus認證，其中也包括參考流程。

(台北訊) 全球晶片設計及電子系統軟體暨IP領導廠商新思科技近日宣布，以介面IP和與台積電合作研發的16奈米FinFET Plus 設計基礎架構，獲頒台積電「2014年度最佳夥伴獎」。新思科技與台積電已建立長達15年以上的合作關係，而雙方最近的合作成果，透過將新思科技IP、設計工具及晶片設計所需的參考流程最佳化，加速FinFET製程技術應用在高效能及低功耗系統單晶片(SoC)設計上。新思科技已連續五年在IP及電子設計自動化(Electronic Design Automation, EDA)技術獲得台積電的表揚。

台積電設計基礎架構行銷事業部資深協理Suk Lee表示：「這些獎項肯定新思科技在提供經矽晶驗證合格的FinFET設計實作工具與IP上的卓越能力。新思科技致力爲我們的共同客戶提供高品質的 IP及全方位的設計工具，協助客戶利用台積電的製程技術快速創造具有區隔性的產品，縮短產品的量產時間。」

新思公司策略聯盟與專業服務部副總裁Glenn Dukes表示：「台積電與新思科技的共同目標，就是以台積電的先進製程技術，為設計人員提供開發複雜SoCs所須之經認證的EDA工具、方法及IP。身為台積電所信賴的合作夥伴超過15年，這些獎項對新思科技旗下能協助設計人員實現設計目標、加快產品上市時間的IP和先進FinFET設計解決方案之品質及廣泛應用性給予高度的肯定。」

作者: tk02561 時間: 2014-11-25 04:45 PM
台灣新思科技(Synopsys Taiwan)獲頒經濟部「軟體整合夥伴獎」
四年內兩度獲獎表彰對促進台灣電子資訊產業發展之卓越貢獻

(台北訊) 台灣新思科技 (Synopsys Taiwan)近日獲經濟部 (Ministry of Economic Affairs)頒發「軟體整合夥伴獎(Software Integration Partners Award)」，以表揚新思科技持續投資台灣，並推動半導體設計軟體創新技術，協助本地廠商創造產業契機，對促進台灣的電子與資訊產業發展具有卓越貢獻。

這項由經濟部舉辦的「2014年電子資訊國際夥伴績優廠商頒獎暨感謝晚宴」於11月19日在台北君悅飯店舉行，活動中頒發技術加值夥伴、軟體整合夥伴，及綠色系統夥伴等獎項給得獎廠商，台灣新思科技是由晶圓事業部總經理李明哲代表接受經濟部部長杜紫軍的頒獎，這是該公司四年內兩度獲經濟部的頒獎肯定。

經濟部部長杜紫軍在致詞時表示，經濟部為了感謝國際夥伴對促進我國電子資訊產業發展的貢獻，特別舉辦這項頒獎活動，期能將國內電子資訊廠商與國際外商之供應鏈關係，擴大為帶動就業、在台生產、技術提升、綠色節能、軟體與系統整合等多面向之合作，而今年度獲獎的廠商都已朝這個方向發展，希望這些外商夥伴在台灣產業轉型的關鍵時刻，能持續擴大彼此合作的廣度與深度。

杜紫軍強調，經濟部已於今年10月提出「產業升級轉型行動方案」，今後將積極促使國際大廠與國內廠商的合作，並針對重要產業趨勢如雲端運算、物聯網、巨量資料應用、智慧機器人等新興科技推動合作研發，協助台灣發展前瞻技術與新興科技，並建立系統解決方案能力與建構完整產業供應鏈，以加速產業轉型與升級，提高台灣產業的附加價值。

作者: tk02561 時間: 2014-11-25 04:46 PM
台灣新思科技董事長葉瑞斌表示，台灣新思科技目前擁有超過370位高階半導體軟體研發人才，是在台外商軟體公司中規模最大的研發團隊，這個團隊不僅從事創新技術研發，提供客戶技術支援，並與產學研界展開合作，有助推動半導體的產業發展，與提升台灣整體的研發能量。

新思科技配合政府的產業發展政策，自2004年起即在台灣成立研發中心，不斷引進與推動創新設計軟體技術的研發，協助台灣半導體設計技術的升級，並與國內產學界密切合作，從事先進設計解決方案的研究，培育半導體設計軟體人才。新思科技於2012年合併思源科技，這項近年來外商對台金額最大的投資案兩年來已見具體成效，不僅所屬研發團隊在先進設計軟體技術有突破性進展，更深化與台灣半導體業者的合作關係，與台灣半導體業者共創雙贏。

葉瑞斌強調，新思科技一直扮演台灣半導體產業發展「策略夥伴」的角色，未來仍將專注於半導體設計軟體技術的創新與研發，並持續與客戶保持密切的合作，協助本地廠商突破研發瓶頸，提升IC設計效能與縮短產品上市時程，共同創造產業發展的契機。

附件:
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(照片圖說) 經濟部部長杜紫軍博士(左)於11月19日頒發「軟體整合夥伴獎」給台灣新思科技，由晶圓事業部總經理李明哲博士代表領獎。

作者: tk02561 時間: 2014-12-10 10:35 AM
智原科技採用新思科技Virtualizer 加速SoC設計軟體開發
Virtualizer加速智原科技的設計服務協助客戶在硬體到位前12個月就能著手進行軟體開發

重點摘要:
·       藉由新思科技Virtualizer，智原科技能快速開發並提供Virtualizer Development Kits (VDKs)，強化客戶服務
·       VDKs為一軟體開發套件，採用虛擬原型(virtual prototype)可加速設計軟體開發、整合與測試
·       智原科技運用新思科技Virtualizer當中的TLM Creator，為其IP組合建立虛擬原型，加速轉換層級模型(transaction-level models ; TLMs)的建構

(台北訊)全球晶片設計及電子系統軟體暨IP領導廠商新思科技近日宣布，智原科技已於其多媒體、網路及顯示應用等SoC設計，採用新思科技的 Virtualizer™套件作為開發VDKs的工具，VDKs是用虛擬原型來加速嵌入式軟體開發、整合和測試的軟體開發套件。隨著智原科技已將SoC設計範圍擴展至軟體開發工具，而採用新思科技的虛擬原型解決方案，可以有效開發VDKs以協助客戶加速軟體開發速度，提前在硬體到位前12個月，就能進行軟體開發工作。

作者: tk02561 時間: 2014-12-10 10:35 AM
Virtualizer虛擬原型解決方案是包含設計工具、模型和服務的整合型解決方案，用於先期軟體開發及硬體與軟體整合。Virtualizer是一套可用於開發、部署和使用虛擬原型的套件組，透過以SystemC 為基礎的TLMs子系統，Virtualizer能滿足因應先進半導體開發而更形複雜的軟體需求。軟體開發人員可將TLM導入虛擬原型，提早在矽產品到位前一年，就能呈現完整的系統風貌。

智原科技數位系統平台處長廖國興表示：「以ARM架構為基礎的SoC設計複雜度逐漸提高，軟體複雜度也快速提升。為了加速客戶的上市時程，智原開發已包含IP模型的虛擬原型，讓客戶在RTL和 FPGA原型完成之前，即可與硬體開發同步，進行軟體開發與測試。由於新思科技的Virtualizer在市場上普及率高且廣受好評，因此我們採用Virtualizer來加速虛擬原型的開發。」

Virtualizer架構當中的TLM Creator，有助於加速SystemC TLM模型的建構。TLM Creator匯入必要的模型介面和結構資訊，並產生一個以TLM為基礎的樣版模型，使用者可利用它來客製化理想的模型行為。透過Virtualizer，智原科技得以針對其IP及供其IP組合使用的VDK，快速建立一套全方位的TLM。

新思科技IP及原型建造行銷副總裁John Koeter表示：「由於SoC設計所整合的軟體愈來愈多，因此需要設計精良的軟體開發、除錯與分析工具。藉由Virtualizer的使用，智原科技能有效率地提供VDKs，協助其SoC設計客戶提早進行軟體開發和除錯工作，達到較佳的品質並加速產品上市時程。」

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