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標題: 请问IC的设计流程如何 [打印本頁]
作者: windflowerz    時間: 2007-6-17 01:17 AM
標題: 请问IC的设计流程如何
是否也和其他产品开发一样分为dvt,evt, pvt阶段？" C8 T! j4 @6 t
如果判断wafer的良率，还是必须等到封装之后才能作完整的测试？
0 y# ~, u7 O0 e  r4 g6 r6 B4 w2 p3 A那么ic的test是如何做的呢？除了测量硬件电信号之外是否也要用到JTAG和微代码？然后再用完整的平台进行测试？test case是如何设计的呢？- W/ N9 s  _! d- a) E5 g8 R* }: v

5 j3 X! \8 j% M$ c3 c& w  D非常感谢：）
作者: tommywgt    時間: 2007-6-20 01:50 PM
好多的問題哦...1 u, ~# `$ [! O4 H1 B
哪位大大願意分享一下從RTL, pre SIM, scan chain, P&R, post SIM, ATPG, 這些東東完整的流程分享的一下的. 還有on wafer test跟 test on package的, 也有可能做system level test. 這些東東的差異?
+ U5 B6 m. P0 m+ e; B' C/ b. d# }4 _' h6 b( m: n
給不能吃的RDB如何?
作者: windflowerz    時間: 2007-6-20 09:05 PM
真是不好意思，因为完全没有做过这种工作，所以提出的问题比较大，好像很难回答
% m5 E. ?' J3 v. g7 M5 V我也愿意给RDB呢
作者: sakho    時間: 2007-8-28 10:17 PM
RTL->RTL-SIM -> synthesis (netlist) -> pre-SIM -> scan chain & ATPG -> P&R -> SDF -> post-SIM7 e& L+ Y0 ]# |5 m
1. RTL Coding 完成 + RTL-SIM 沒問題，才做Synthesis.. M+ u! d- N7 I1 U8 c
2. Synthesis時，加入適當的Constraint，例CLK-tree, Input-delay, Output-delay....，而後產生出netlist
( @6 A% o) [, {) s) }, a% w8 g* x3. 用產生出的netlist+RTL-SIM的Bench跑 pre-SIM
% t6 S5 _8 u# f- x$ y# c0 F4 @# Q, X4. scan chain + ATPG一起包進design中
8 B0 J& R" {, V) W. U- V- c! ?: f5  P&R Place & Route+ `5 k# Z, ?; p
6. 從繞好的電路中，抽出SDF3 P6 n/ Y" _5 d2 C
7. 使用同樣的bench (RTL = Pre-SIM = post-SIM)，跑一次post-SIM
3 o& g+ B8 y  d" ]
; h" j& _% G/ f: won wafer test : wafer出來後，尚未切割時，所做的測試。
+ F! t5 o. e* U1 |test on package : wafer切割完成並包裝完成後，所做的測試。
! N7 o( v7 w1 ^5 k' }& j$ }  k. n3 s1 Z
小弟才疏學淺不知道有解答到你的問題嗎~~. E: V. B/ \$ g8 G& ]3 j
+ {! n) Q1 x/ ~( z; b/ H0 m
[ 本帖最後由 sakho 於 2007-8-28 10:19 PM 編輯 ]



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