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標題: 瑞薩科技以適用於45奈米及後續製程世代之最新低成本製造技術提升電晶體效能 [打印本頁]
作者: jiming    時間: 2007-6-20 07:05 PM
標題: 瑞薩科技以適用於45奈米及後續製程世代之最新低成本製造技術提升電晶體效能
重新設計內含兩層金屬閘門之p-type電晶體及內含polysilicon閘門之n-type電晶體達到世界最高等級之驅動效能 - . d( M% _4 @  w

, D' F" b; W/ Y' P0 T2007年6月15日東京訊 — 瑞薩科技今日宣佈開發適用於45 nm (奈米)及後續製程世代微處理器及SoC (系統單晶片)之低成本且可達成極高效能電晶體之製造技術。此新技術利用瑞薩科技獨家開發且於2006年12月發表之混合架構，提升CMIS電晶體之效能。瑞薩科技將於2007年6月12日在日本京都舉行之「2007年VLSI技術研討會」會場中發表這項最新的混合架構並展示測試資料。
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6 C( M, d( f2 [: r# o/ J這項新的半導體製造技術與先前技術類似，同樣擁有內含鈦氮化物(TiN)金屬閘門的p-type電晶體，以及內含傳統polysilicon閘門的n-type電晶體。但是新款p-type電晶體使用兩層閘門架構取代單層閘門，可更有效地控制門檻電壓。此外，這項新的混合架構採用張力矽晶(strained-silicon)生產技術以大幅提升電流驅動能力。相較於原有的瑞薩混合架構，這項創新可提升約20%的效能。更重要的是這項新架構能以低成本方式生產，因為它無須大幅變更目前世代的製程。5 a, Z5 M7 d- t

, V$ L) Z" s& R  _( _' @2 ?目前已經生產出內含40-nm閘門長度之電晶體的實驗用晶片。針對此晶片執行的測試資料顯示已達到世界最高等級的驅動效能。在供應電壓1.2 V時，n-type電晶體為1,068 µA/µm，p-type電晶體為555 µA/µm。
作者: heavy91    時間: 2009-7-10 04:41 PM
瑞薩科技開發可縮短一半SiP設計時程之「SiP Top-Down (預測型) 設計環境」+ ?+ X% t5 J9 P+ b/ H  _5 s) A, g8 t
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由於可在設計初期階段執行諸如訊號品質及散熱能力等對SiP設計時間影響重大的檢測作業，因此可提升設計品質並縮短設計時間' j# t1 N8 {7 F9 A

; K' S" Z9 n2 u6 F　　2009年6月22日東京訊 – 瑞薩科技發表SiP Top-Down設計環境之開發作業，可在開發系統級封裝(SiP)時提升效率，將多個晶片如系統單晶片(SoC)裝置、MCU及記憶體等結合至單一封裝。此設計環境採用由上向下(預測型)設計方式，可在設計的初始階段檢查各項關鍵特性，例如設計品質及散熱等。　　SiP Top-Down設計環境整合並最佳化多項工具，包括可整合至SiP產品中的晶片資訊資料庫，以及基板佈局工具。此環境提供可在設計工具間傳送資料的使用者介面，以提升易用性與彈性，並提供可自動執行作業的設計環境，例如在電路模擬時進行分析。由於具備上述先進功能，將可在初始設計階段針對可能大幅影響開發新SiP所需時間的項目執行檢測作業，例如分析電子特性以確保訊號品質(Signal Integrity)以及散熱功能的熱分析等。結果將可提升設計品質並使開發時程減半。
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<產品背景>
( A" G9 K3 z( ]+ e* V　　由於SiP將多個晶片如SoC、MCU及記憶體等結合至單一封裝，因此封裝基板配置與線路的設計比單晶片(SoC)裝置來得更為複雜。另外，由於記憶體速度與容量日趨提升，因此確保SiP中各晶片之間的訊號品質也非常重要，而由於功耗亦日益提升且發熱密度亦隨著速度而增加，因此足夠的散熱能力也非常關鍵。上述兩項因素成為SiP設計非常重要的面向。因此，為了達到更快速的SiP開發能力，如何儘可能有效地確保訊號品質並檢查散熱效能就成為最主要的關鍵。　　瑞薩科技過去採用專案系統來發現問題並擬定對策，以提升設計效率並降低SiP產品的生產成本。因此得以縮短封裝基板設計的時間，並降低與基板製造及SiP測試的相關成本。新開發的SiP Top-Down設計環境符合大幅提昇SiP設計品質並縮短開發時程之方法的需求。它採用由上向下的設計方法，在SiP設計初始階段進行各種特性的檢測作業，取代傳統在完成封裝基板設計後的SiP設計程序後期，進行分析訊號品質及散熱性能的back annotation (解析型)設計方法。它採用整合的設計資料庫及通用使用者介面，可在電路模擬時進行自動化分析及其他作業。 2 L. p: }( o0 m5 J  M  E. A- P$ {8 x

/ p! @  m7 w. H- G( [<產品特色>0 D  ?( H% a5 }0 [# ?$ E
以下為SiP Top-Down設計環境之主要功能特色摘要：+ B& Q! K0 O& y7 q5 d
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(1)整合多種工具之設計資料庫及通用使用者介面
/ T3 }% k5 C8 l; L; U# V; s在堆疊多個晶片的SiP中，晶片與封裝基板之間以金線或其他材質的線路連接。在過去，電子與散熱特性的分析、接線設計及封裝基板線路設計程序是各自獨立的。因此，必須為晶片及線路分析所使用的各項工具手動更新基板資料。" ?* L( {- i' P6 k5 D, \; q3 O6 ~
新的設計環境使用整合設計資料庫，提供統一的設計資料管理及輕鬆的連線，以進行電子或散熱特性的分析。因此，可由資料庫中萃取出有關晶片形狀、位置及晶片間的連線資料等，並連線至基板佈局工具。另外，基板佈局工具中的接線及基板圖案等資料亦可連線至其他分析工具。為了提升易用性，更提供通用介面以執行工具及進行設定。
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(2)於設計初始階段執行大規模封裝基板雜訊分析0 S1 n6 ]# ]5 ~4 u& f; y) T) {: I
過去進行大規模封裝基板的電子特性分析時，為了能夠較短的時間內完成分析，因此將需要分析的區域區分為多個子區域。由於上述將需要分析的區域區分成子區域的方式會影響分析的正確性，因此必須特別注意區分方法本身是否適當。電路模擬也包含了複雜的分析條件組合，例如SoC驅動調整等。因此，建立模擬環境及判斷執行結果成為非常耗時的作業，並且不容易在設計初始階段估計雜訊特性。( n1 e9 K9 d( K5 t- ?
這款新的設計環境包括支援大規模基板的電磁場分析工具，因此無須區分需要分析的區域。另外，電路模擬的模擬狀況設定及結果判斷等也可達到自動化，因此將可在設計初始階段，依據電子特性來估計雜訊。
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% N4 y1 J4 g$ w. A: t, y' X' w(3)考量基板佈局的散熱分析$ F) X" ?, o; S
過去，用於評估散熱特性的封裝模型是參考基板佈局資料以手動方式建立的。因此，用於評估散熱的封裝模型的開發相當耗時，而且最終結果模型的正確性也受到限制。
+ y; w0 }$ q4 O9 k/ |6 X6 r- G這款新設計環境可以從基板佈局資料資訊中，抽取出導線區域比例(copper ratio)、層板厚度、以及內部SiP封裝線路、電源層的材質、各層之間的VIA孔數量、晶片的形狀與位置等資訊，並提供自動建立可供評估散熱性能之封裝模型的環境。另一項新開發的功能可將SoC的功耗分佈套用至熱分析模型，因此可將晶片內部發熱的分佈納入設計考量。這些先進功能不僅可提升模型的正確性，並可在短時間內完成熱分析。1 K2 e' B. L% b5 ^, |: M
　　瑞薩科技計畫將SiP Top-Down設計環境的應用擴大至各種SiP產品的開發，並將持續建立開發解決方案以因應客戶最新的需求。2 a0 b! w) e% S0 h3 F) q) J

7 J4 X2 P$ n, Q[ 本帖最後由 heavy91 於 2009-7-10 04:43 PM 編輯 ]



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