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標題: 關於PowerMos的Layout [打印本頁]
作者: 小朱仔    時間: 2007-7-5 01:55 AM
標題: 關於PowerMos的Layout
小弟近來有個專案是做DC to DC Convertor的Layout
$ K7 H& j9 u# s1 u裡面主要有一顆PowerMos Size W/L=8000/0.3
1 `& Z$ L" u9 q3 S: z- Y3 C據聞Lay PowerMos主要就是Latch Up及ESD的問題3 [6 V( _' E9 m4 e8 J8 ]$ Q# z
所以想請教一下有Lay過PowerMos的各位前輩能否指導小弟一下,9 @; S7 m% z5 l) v
或有參考的資料可供參考,謝謝~~
作者: mt7344    時間: 2007-7-5 09:22 AM
Power MOS 這東西!!  只有靠經驗!!2 p) T  @" ?; S4 K
要 ESD 好就只有拉寬 Drain 端的 layout!!  --> Rdson 就會變的很差!!
3 y5 W3 ~% t. X/ H4 o這是要 trade off 的!!  所以只有靠經驗!!% G7 S9 w( }& y0 W; Q) h! L' U( D
有一個  比較好的方法就是!!
! i; D4 T$ f. O5 _7 f$ N多做一下  ""反向工程"" 看看人家賣的產品是如何 layout 的!!
3 _" s6 P: E1 X這是一個  很好的學習經驗!!
作者: skeepy    時間: 2007-7-10 05:16 PM
SOURCE端CONTACT TO POLY距離與DRAIN端CONTACT TO POLY距離' D7 P7 u% G! W  B3 ^. G
要比基本CELL拉遠些,要多遠靠製程上的經驗值,因為MOS已經很大了無法
5 o( D- }# U5 [) R* B依照ESD RULES下去劃,另外考慮的是劃FINGER或是井字型,再來考慮是最
4 G9 L0 J, A- w% [' m8 u3 I上層METAL如何舖設,有PMOS和NMOS的話要考慮兩者間的LATCH-UP問題,4 ~; o$ K- e9 G6 D, t
PNMOS距離拉遠加DOUBLE RING.
作者: vlsi5575    時間: 2007-7-13 01:43 PM
標題: 回復 #1 小朱仔 的帖子
powerMOS我有處理過* _4 ~! |/ e+ x! ~/ c; e  p1 e
如果size還可以接受的話,最好就是用ESD rule畫,
3 |6 K5 X9 L  Z4 G  v- Q這必須要跟designer討論,! b, o2 }) I4 f3 a3 S) p
如果可以這樣子實現的話,
( J  I2 ~, j2 i6 s) }, d那ESD跟latch up protect就一定沒問題; b/ p% d. H) g5 a
也就不用擔心了* R* Z3 X2 l9 s: J- D% |& }
不過如果限制於面積大小,
3 \& H5 A' W) c# ?' \那也可以把source跟drain的距離拉小一點,
. C" y$ z# G/ E9 b6 o甚至如果有rpo的也可以拿掉,+ |( e  I8 ]7 M0 u7 C7 @5 A
因為畢竟不是像PAD裡面要做ESD protect
8 g# m* f  w; ^; X' Y6 [- X- ~總之就是如果designer同意的話,9 @# Y4 _4 e3 r1 g# L
討論之後就可以偷一點,只是看要怎麼偷,4 }6 z$ V; I* E, D0 F0 [
方法都差不多那樣6 t* J' \$ z4 A1 x* G

) s6 u# X. h; X  h5 I* |! \不過畫powerMOS除了MOS的架構以外,7 P- U8 d8 g% x1 O* B: B  M# i
最需要注意的就是要可以meet design端的current density,
* X7 L9 Y! V: E& Z% [7 z這也有關於整個powerMOS array的floor-plan.0 E) _/ [: u  Q3 Y/ I: r& T
因為你在問題裡沒提到,所以我另外提一下
3 y! N( |% V: s4 l* a9 c; u% a7 u% H. U: S& S7 V5 u+ M
小弟的淺見啦~~
# T; y% `) w& W如果有不對的地方還請各位先賢指教!
作者: wiwi111    時間: 2007-7-16 04:22 PM
ESD 部分是不用擔心的,因MOS很大,大量電子進入時則會& c9 g+ d8 P6 ^; O  P
很快四處洩放掉,而latch up部份只要P和Nmos 間有Dobule
6 T) h0 D3 L8 D) Egardring 則可避免了,就這麼簡單,給大家參考.......
作者: m851055    時間: 2007-7-21 08:33 AM
原帖由 小朱仔 於 2007-7-5 01:55 AM 發表 3 V- l( l6 {) Z& O: ^
小弟近來有個專案是做DC to DC Convertor的Layout# o' w' R: y$ H5 w8 p7 n7 t
裡面主要有一顆PowerMos Size W/L=8000/0.34 H% o& A& D7 b7 l9 w
據聞Lay PowerMos主要就是Latch Up及ESD的問題0 N; L& j4 c3 F/ D
所以想請教一下有Lay過PowerMos的各位前輩能否指導小弟一下,9 P8 z0 d! x0 Z9 B: l* H# W: c6 B- T
或 ...
- t7 D: C, {, k& C% {0 D+ t

* j" Q0 q  T; x0 P% u
1 a6 s2 O4 X4 u4 N; w8 p8 ~' d' s2 h
- D& o# r: h- o( Zlatch up較好解決在device layout周圍畫上double guard ring。8 [2 V% y& }4 v9 f/ N) N( ]
而ESD問題一般Source端的Contact只要照rules即可，而Drain端contact則大約是source端的2-3倍。也可套用foundary之models，不過空間會較大。" P. i( Q+ }2 o" h
另外W/L中L=0.3um國內之high voltage tech.，應該沒有相關製程，因為國內之技術較弱，高壓製程高階技術尚待建立。
作者: bowbow99    時間: 2013-1-31 02:58 PM
劃井字形～. S4 [  s2 ~& g) n
poly的L劃0.3
, w  u- l0 O4 p8 w0 \9 e4 v/ y, blvs的結果L會變大～8 n" _4 h7 K5 d, A, Z' e
顆數越多會越大w1000~L就大到0.33...多
5 [( y/ B- K+ j) f7 |# g! l這樣lvs怎麼驗證都不對！
作者: kerzon    時間: 2013-12-17 05:31 PM
[attach]19261[/attach]回復 7# bowbow99
# ^4 X% }! @  R! j: ^! m: K$ }# l( B! f; G

6 ?% g0 a7 _8 L5 z9 S$ c' }9 U    多出來的是交叉處，(紅色圈圈)，所造成的，要在驗證上忽略掉
作者: Abel_1909    時間: 2014-3-7 01:15 PM
受益匪淺。。。。。。。。
作者: lnxmj    時間: 2014-4-23 04:48 PM
power mos 在esd性能上还要考虑均匀性，如走线的均匀；source/drain cont的处理，drain加ballst 电阻等。可以看看esd的书籍。



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