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標題: 那位大大會控制memory使用verilog [打印本頁]
作者: 小昌昌同學    時間: 2007-7-28 11:12 PM
標題: 那位大大會控制memory使用verilog
大家好：! d- ?0 V$ I' L( V9 k5 A3 S
      我的code裡面有memory那麼我如何控制他呢？0 P" L/ Z+ n! \0 p# r: q/ D
誰可以大概寫給我之類的。D(DATA ), Q (output), WEN, OEN, CEN,這是腳位，這個是要寫在code ，( q2 g. D. n0 ]. K
那麼test code是要一直送data的。
作者: tommywgt    時間: 2007-7-29 07:39 PM
這個看起來並不是寫code的問題
+ e5 v- O9 l# r2 a$ c+ f: [前題是你要先看的懂RAM 的timming chart, 寫code只是一個實踐的動作, 而且你的問題並不清楚, 無法直接回答你, 不過你也可以上網去找一下別人寫好的coe看合不合你用
作者: Cappuccino    時間: 2007-7-31 01:46 PM
標題: 控制memory使用verilog
從Synplify Pro reference manual節錄一些single-port RAM的verilog code，你可以參考看看+ D- Y- p7 x( Q
雖然不是控制memory，但瞭解memory行為有助於你控制memory- d' N! A1 \  x: g; y

5 a  w* j# w$ F1 uThe following segment of Verilog code defines the behavior of a Xilinx
3 _4 \( t* o, J' `single-port block RAM.
8 ~+ A$ ^  F5 n3 A- j3 f5 x7 Y/ b3 @% O, w4 A; l
module RAMB4_S4 (data_out, ADDR, data_in, EN, CLK, WE, RST);7 J9 \% C' @! ^5 n, Q6 c. M' p
output[3:0] data_out;
7 q" I, {) a& W  V* x2 |1 Winput [7:0] ADDR;3 c7 }- ^% Y  }/ N7 m, T# [: V
input [3:0] data_in;
. H/ |4 ~( N# f+ Uinput EN, CLK, WE, RST;. s" m; |  Y* U- e
reg [3:0] mem [255:0] /*synthesis syn_ramstyle="block_ram"*/;3 E: i$ A: _/ m# J
reg [3:0] data_out;" \0 {& Q7 K" \, L$ V) [! u! Y
always@(posedge CLK)
# t2 D7 k; N; I9 W$ e+ Q5 xif(EN)
0 g8 o* z/ {2 U0 j5 h( Tif(RST == 1)
  m' Z1 p; b( ~* jdata_out <= 0;
3 [0 Q- x4 Q5 w: r8 belse8 e$ ]3 ^/ p, x& U( i
begin
) z8 C# {1 }7 a1 X# K, P0 @if(WE == 1)9 d; R/ {7 ~+ D6 i
data_out <= data_in;4 I7 a$ Y3 }( \6 r; W' O; p
else' y* c9 A7 Z- b( E  d; ~; x/ P! y
data_out <= mem[ADDR];* C" P5 T0 U9 j- J; P; v
end) [* h- @5 ^; a" i
always @(posedge CLK)
, C5 U- R8 a  Zif (EN && WE) mem[ADDR] = data_in;- P% `# I- V% p5 I9 v0 m
endmodule
作者: norm    時間: 2007-8-3 11:08 AM
你要做的Memory是SDR SDRAM or DDR??
7 `" {& T. d1 d4 ^0 K' m* k7 q: [) L1 V8 E# r! o
依照SDRAM來看的話..你應該要先做FSM..# B& `* ~2 t5 o1 m  E/ R" W7 f8 X3 c
: I( F/ _4 G4 S: }2 t# A
再依照FSM的狀態去寫Verilog..



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