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標題: 請問如何設計BCD counter [打印本頁]

作者: monkeybad 時間: 2007-8-28 10:40 AM
標題: 請問如何設計BCD counter
如題
小弟我目前在設計一個時鐘電路需要一個記數器不知道這個問題是不是屬於這個討論區
如果不是麻煩版主修改一下囉

目前這個記數器要能數0-9 接著就進位然後自己reset繼續從0開始進位後訊號再繼續由一個0-5的記數器開始記數
總之就是能夠記數0-59, 個位數記數0-9, 十位數記數0-5

請問各位有人有設計過這樣的電路嗎? 或是要去哪裡找相關的資料勒?
謝謝!

作者: 小朱仔 時間: 2007-8-28 10:52 AM

原帖由 monkeybad 於 2007-8-28 10:40 AM 發表 , z) h& w- i9 O, v3 f' y1 d
如題5 ?! h/ a+ Z1 z* F3 s
小弟我目前在設計一個時鐘電路需要一個記數器不知道這個問題是不是屬於這個討論區
; A8 ?; B' O0 j# x. F如果不是麻煩版主修改一下囉. f+ \/ V! ^2 l4 O0 ^
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目前這個記數器要能數0-9 接著就進位然後自己reset繼續從0開始進位後訊號再繼續由一 ...

大大您是要寫Verilog還是電路

先PO個RTL Code參考看看

輸入：N clear load clk
輸出：count

行為描述(依照優先順序)
1.如果clear為1，則輸出設為為0
2.如果load為1，則輸出設為N
3.每個時脈輸出遞增一次(BCD)

程式碼：
BCDcounter.v

module BCDcounter(clear,load,clk,N,count);
input  clear,load,clk;
input  [3:0] N;
output [3:0] count;
reg [3:0] count=0;

always @ (posedge clk) begin
  if(clear)                //clear=1
count=0;
  else if(!clear) begin    //clear=0(共有0 1 X Z四種狀態)
if(load) begin
   if(N>9)
      count=0;
   else
      count=N;
end
else if(!load) begin
   count = count+1;
   if(count>9)
   count=0;
end
  end
end
endmodule

bcdcounter_tb.v

module bcdcounter_tb;
reg clear,load,clk;
reg [3:0] N;
wire [3:0] count;

BCDcounter m1(clear,load,clk,N,count);

initial
clk=0;

always #2 clk=~clk;

initial
#160 $finish;

initial begin
clear=1;
#4  clear=0;
#90 clear=1;
#3  clear=0;
end

initial begin
   N=6;load=0;
#58  load=1;
#2 load=0;
#22  N=12;
#40  load=1;
#2 load=0;
end

endmodule

作者: 小朱仔 時間: 2007-8-28 10:56 AM
還有一份講義可以參考看看
希望對大大有所幫助

作者: monkeybad 時間: 2007-8-28 11:18 AM
感謝小朱仔的熱心回覆
不過我電路要自己畫還有我不會用Verilog耶
現在主要是要有電路圖可以用Hspice模擬的那種
另外希望inverter越少越好因為要求要省電! 還有要自己layout!

樓上那份文件好像裡面有寫到趕快研究一下! 感謝分享!

[ 本帖最後由 monkeybad 於 2007-8-28 11:23 AM 編輯 ]

作者: tommywgt 時間: 2007-8-28 04:05 PM
你那個要自己動手畫CMOS電路吧...

寫code習慣了, 真的很不想動手再做這樣的事, 不過推完booling equation後, 直接用Cmos畫出來不就好了???
沒錯吧

作者: monkeybad 時間: 2007-8-30 02:21 PM
恩恩不過booling eq好像是在推導一些輸入輸出的條件

記數器參考一些資料後找到一個用ripple counter下去修改的
ripple counter就是用負緣觸發的T型正反器串接在一起
接著開始從0數到9 然後數到10的時候
就reset重新從0在開始數

作者: tommywgt 時間: 2007-9-3 03:08 PM
ripper counter真不是個好主意, 不過要看應用, 在有些地方用時倒是好東東...

作者: jordanplus 時間: 2007-10-23 11:19 AM
我很好奇某大大說的講義
給我看看寫什麼吧

作者: nic740917 時間: 2007-10-23 08:26 PM
我這裡有時鐘的電路圖..以送去CIC下線..可提供給大大參考看看!

作者: mungoo 時間: 2007-10-30 01:52 AM
我看一看那個問題，要我聯想到CODE，一時還想不起來，真是太久沒有寫程式哩！
看到CODE，有一點恍然大悟的感覺，又接著看，害我也想看那份相關資料囉！！

作者: liboy1122 時間: 2007-11-9 02:57 PM
BCD conuter 應該是對自己有所幫助

作者: stevenert 時間: 2007-11-14 11:29 PM
bcd counter對初學者的我而言真的好難
謝謝小朱仔提供的code囉

作者: tommywgt 時間: 2007-11-17 04:58 PM
大大別忘了給小朱仔 "感謝"

按評分, 就可以給感謝了....

作者: kevin 時間: 2008-2-22 05:34 PM
Let see the shared material. THX.

作者: josephgg 時間: 2008-4-24 07:28 AM
幕讲义之名而来,呵呵勿见怪啦.
感谢

作者: ycs1977 時間: 2008-5-21 10:42 AM
標題: 回復 3# 的帖子
感謝各位大大的資料對初學者真是受益良多

作者: mengchung68 時間: 2008-6-2 11:53 AM
感謝大大的分享∼∼∼∼
因為你的無私，讓大家能學到許多知識

作者: gto10620 時間: 2008-6-2 10:10 PM
我也想看看大大分享的講義~~
回覆來看看囉!!感謝蛤!!
因為我是初學而已!!

作者: gto10620 時間: 2008-6-8 08:55 PM
你是要畫電路圖的方式設計~
那畫畫卡諾圖不就好了.... 只是比寫CODE還要麻煩....
因為要接邏輯閘!!
用卡諾圖化簡!!

作者: rick80418 時間: 2008-7-25 02:41 PM
最近剛接觸這方面的東西

剛好需要這些資料

感謝分享!!!

作者: steall74220 時間: 2008-10-20 03:41 PM
3Q目前亟需這些參考檔案非常感謝

作者: bigapple62 時間: 2008-10-20 06:37 PM
標題: 回復 3# 的帖子
是Verilog or VHDL?
我也來看看講義，並學習新知識。
謝謝大大的分享。

作者: oldya811105 時間: 2008-10-20 08:27 PM
講義內容對我這初學者來說因該很有用吧，
感謝小朱的分享!!

作者: dy1972 時間: 2008-11-5 12:23 PM
剛開始接觸FPGA，很需要這樣的資料，感謝分享。

作者: ahug 時間: 2008-11-10 11:23 PM
感謝大大的分享∼∼∼∼

我是初學者

剛好需要這些資料

感謝分享!!!

作者: superpigin 時間: 2008-12-10 08:10 PM
感謝啦!
現在正再跟計數器奮戰中
有這個剛好可以用
希望有幫助

作者: pleojack 時間: 2008-12-15 07:49 AM
不知道用cubical representation 會不會有幫助?

作者: shanks 時間: 2009-4-5 10:53 AM
最近也在寫counter
遇到了一些問題
想看一下小朱仔大大提共的資料
感謝分享~

作者: spring69393 時間: 2009-4-5 09:08 PM
計數器在fpga裡面算是最常用到的電路之一了，滿好奇是什麼樣的講義的 ^^

作者: abore2009 時間: 2009-6-19 10:05 PM
BCD Counter的確是有意思的電路
用途也蠻多的!
除頻或是計時電路都很好用!
異步式或同步式皆有人使用!
唯設計的難易差很多!
VHDL或Verilog較能一步到位!

作者: milksoda 時間: 2009-10-20 10:35 AM
標題: 初學者
多看多聽多學多認
才能多長見聞呀))))))

話說....我用畫電路圖的還被唸= =....
要學著用程式嚕...

作者: conch_grass 時間: 2009-10-28 10:39 AM
刚注册的，进来学学，希望多多指教：）

感谢无私的分享！！！

作者: kokonut 時間: 2010-1-24 02:33 PM
我也想看看講義寫了些啥~

感謝分享~

作者: nicnac 時間: 2010-1-31 11:36 PM
B C D 編碼器雖然後容易，但是是進入FPGA的一個小小程式
還滿有趣的

作者: bbgangan 時間: 2010-2-7 02:35 PM
回復 1# monkeybad

感謝小朱仔提供的code!!

作者: ophen2 時間: 2010-3-18 10:46 AM
我也想看講議....
準備步入職場的初學者~"~

作者: iceblock316 時間: 2010-7-2 08:18 PM
正在學習fpga感謝大大分享

作者: bbbaabbb 時間: 2010-7-21 12:06 PM
最近在寫控制Memory
也在想怎麼寫個counter來計算已經存取的個數
以便進入下個狀態
謝謝2樓分享

作者: peter7612 時間: 2010-8-18 04:32 PM
感謝大大的分享
剛好要需要用到這份資料

作者: scott5577 時間: 2011-3-7 11:03 PM
剛接觸這方面不久~還是個小新手
還有很多不了解的地方
這些資料幫助不小~
感謝分享~

作者: a0972293419 時間: 2012-5-23 06:01 PM
希望講義有用
感謝大大分享

作者: ricel00777 時間: 2012-6-18 06:27 PM
我也來寫一個
輸入：clk, rst
輸出：tens(十位數), units(個位數)

code :

module BCD(clk, rst, tens, units);
  input clk, rst;
  output [2:0] tens;
  output [3:0] units;
  reg [2:0] tens, xtens;
  reg [3:0] units, xunits;

  always@(posedge clk or posedge rst)
  begin
if(rst)
begin
   tens <= 3'b0;
   units <= 4'b0;
end
else
begin
   tens <= xtens;
   units <= xunits;
end
  end

  always@(tens or units)
  begin
if(units == 4'd9)
begin
   xunits = 4'b0;
   xtens = tens + 1;
   if(tens > 3'd5)
      xtens = 3'b0;
   else
      xtens = tens;
end
else
begin
   xunits = units + 1;
   xtens = tens;
end
  end
endmodule

作者: seack 時間: 2013-3-13 11:34 AM
正好需要這部分的資料希望能有幫助
感謝分享!

作者: mrj0702 時間: 2013-3-24 05:51 PM
回復 3# 小朱仔

感謝您的分享，讓小弟多一份資料可以研讀。

作者: swordshine 時間: 2013-9-11 02:52 PM
不會verilog的話
可以上網找有沒有verilog code參考
然後合成電路後再參考tool畫的電路來畫

作者: uerfr 時間: 2014-9-4 09:25 PM
加油啊！！！！顶哦!!!!!

bjcars.net

北京搬家公司电话

作者: KiaMinLiao@G 時間: 2015-1-11 05:43 PM
謝謝哦很有幫助~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~

作者: jlian168 時間: 2015-3-14 08:20 PM
菜鳥一個,參考先進们的看看先...

作者: syuan08 時間: 2015-7-1 05:18 PM
需要這些資料

感謝分享!!!

作者: 傅冠智@FB 時間: 2015-9-7 01:16 PM
非常感恩非常感恩非常感恩非常感恩非常感恩非常感恩非常感恩非常感恩非常感恩非常感恩非常感恩

作者: AIC6632 時間: 2015-11-20 06:30 PM
畫電路比較麻煩吧
這應該邏輯閘超多

作者: Ali-pig 時間: 2016-9-9 07:50 AM
剛好需要這方面資料
謝謝大分享的講義
回覆來看看囉!!
感謝

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