原帖由 m851055 於 2007-9-3 08:09 PM 發表5 [8 d' h& a7 |! L3 _+ V
1.在LAYOUT時..直接用Metal2跨越一顆MOS上的每一層..(包含Poly, diff)0 R/ x. D$ `3 Q2 ~% n, z5 f
會有什麼影響??8 a" ]6 V/ J3 J" }
-->在RF及analog時才須特別注意,一般CMOS差異極小。" ? P9 U# A7 k) i; \. }
- j! d* X ^* q; V$ M
2.在畫GUARD RING時,有P跟N的畫法...: F, A9 z( J$ Z
0 D- S' E5 e% S1 i+ d6 R4 ]
-->PMOS N-rin ...
原帖由 skeepy 於 2007-9-3 03:38 PM 發表
3.1 h' Q4 |$ `; S- j. o, ~
8:1或是24:1是比較通用的畫法,也沒聽過會有什麼樣的問題發生,會有問題發生要看九宮格內的nw是劃成一大塊或是分成九塊.* q+ k8 O; L( M( L4 E- G# e
原帖由 blueskyinair 於 2007-9-4 01:49 AM 發表
: P2 ^. u1 r; v
請問一下nw是劃成一大塊或是分成九塊會有什麼問題發生?
一般nw是劃成一大塊或是分成九塊呢?
優缺點為何?
謝謝
原帖由 finster 於 2007-9-4 10:09 PM 發表) h& w7 V1 ?9 B" D5 {# C
依照bandgap circuit的理論推導,所需的BJT顆數是9顆為最佳的理論基礎,而9顆的BJT的畫法之中,以正方法為最佳的畫法,故而在bandgap電路中才會有九宮格的畫法之說,所以,很多教科書並沒有提及為何bandgap電路的layout畫法中,BJT要畫成正方形,只交待要畫成正方形(九宮格)是最佳的,那是因為它省略了理論推導的緣故...
原帖由 blueskyinair 於 2007-9-5 02:27 PM 發表+ e0 r3 U3 g: V8 i
* _9 i7 O. z. q+ y9 g3 }
根據教課書的推導# k4 Y3 g* r$ X. x% k# \ }1 {
Vref=A1*Vbe+A2*VT*lnN& k: j @: {# o& N% N, F' k3 X% r
dVbe/dT=-1.5mV/K
dVT/dT=0.087mV/K4 F/ F; s7 S7 q& m
假設Vref與T無關,且A1=13 `+ ?! k, i3 ^4 z$ r% h) b
推得A2*lnN=17.2, X( R9 H) u: x
其中並沒有說9顆BJT為最佳,甚至教課書中以31顆做為範例% n+ c0 M$ H' N
請問f大是在哪裡看到" ...
原帖由 blueskyinair 於 2007-9-5 02:27 PM 發表
, ^) a, Z& O1 H+ A6 X: }
0 t I- j7 m4 |* R) R L
根據教課書的推導
Vref=A1*Vbe+A2*VT*lnN$ ?3 F: p. i3 F9 ^# c5 p
dVbe/dT=-1.5mV/K
dVT/dT=0.087mV/K1 W- R6 c( r- ?9 x/ U. @8 e
假設Vref與T無關,且A1=1
推得A2*lnN=17.2; W" J+ N3 r! C
其中並沒有說9顆BJT為最佳,甚至教課書中以31顆做為範例
請問f大是在哪裡看到" ...
原帖由 finster 於 2007-9-6 10:31 PM 發表$ l9 s7 Y# }$ M! Z; q- M
我是在一篇paper中看到的,不過這篇paper不知被我放在那裡了
另外,你所引用的教課書的公式應是Razavi那本"Design of Analog CMOS Integrated Circuits"中第13章的吧# u3 ^" ~% r9 b7 k' i
書上是先決定BJT的顆數比,然後再求出相對應的電阻比例值,同時書上並沒有說明何者為最佳值
我記得我看過的那篇paper是針對如何從現有的公式中,利用統計的數學運算式來決定出最佳化的bandgap電路
其中有提到BJT的比例值為8:1,且BJT的size為emitter area=10*10um^2可得到最佳的溫度係數7 o# {% u' a! g( ^( F: h% j
然後依照這個比例值,再去決定相對應的電阻值,可設計出跟溫度幾近完全無關的bandgap voltage
所以,我看過不少其他家公司所設計的bandgap circuit,BJT的比例值為8:1,且size幾乎都是emitter area=10*10um^2,較少看到其他不同size的BJT
原帖由 blueskyinair 於 2007-9-7 12:25 AM 發表
謝謝你的資訊,我再搜尋一下IEEE看看能不能找到你所說的這篇PAPER; k6 M( q& F1 R$ s
使用SIZE較大的BJT,個人認為是考慮到蝕刻或離子佈植時,SIZE越大,對整體的影響程度越小,與模擬結果越能相近
但請問
1.在layout時,是否都會 ...
原帖由 finster 於 2007-9-7 07:43 AM 發表- E+ t- h, Z, M8 [
我不確定現在TSMC或者UMC或者其他製程廠目前是否有提供BJT的 layout的Standard cell
不過,就我個人的了解以及在作HSPICE simulation時所知,製程廠會提供各種標準size的BJT layout guide line和相對應的BJT SPI ...
原帖由 finster 於 2007-9-10 01:05 AM 發表; N2 q4 e3 ~6 P5 j/ R
至於另外一篇有探討到emitter area=10*10um^2的BJT的比較,因為年代有點久,我還得再找找,我印象中有幾組不同size的比較,至於有沒有比較出10*10比20*20甚或50*50的值,我不敢說有或者沒有
再回答一下問題! a% e$ i$ b% O, z' P/ X
在我作過的Bandgap circuit中,曾下過UMC和MXIC以及Charter,在作post-sim時,抽完LPE的BJT參數和沒抽之前是一樣的,而這表示其實製程廠對於在CMOS製程裡對於BJT並沒有辦法作太多的寄生效應出來,所以所抽出來的LPE才沒有太多的參數,故而製程廠所提供的SPICE Model準不準就變成是一個很重要的課題了
再者,在CMOS製程裡,主要元件為MOSFET,理所當然在MOSFET所抽出來的寄生效應會比較多參數可供參考,如果是在BiCMOS製程,我想BJT所抽出來的LPE參數應該會多很多吧7 t" @ g! h3 r/ j$ c9 r
( K; c, I5 f7 E! k8 Q' T* q8 ?6 J
最後,我曾和製程工程師以及一些資深電路設計者談過,在CMOS製程裡作出BJT,那是一種近似的BJT,而在Bandgap circuit中,我們要用的是BJT對溫度的變化,而不是BJT的電流特性,故而在設計Bandgap circuit中,所在意的是溫度與電壓變化對於Bandgap voltage所造成的影響有多少,所以,在SPICE Model中的BJT,主要看其溫度係數變化參數而不在意其電流增益,所以,很多BJT參數是可以被忽略不計的0 R* ]" U7 X, R; x8 q3 y
原帖由 finster 於 2007-9-6 10:31 PM 發表
我是在一篇paper中看到的,不過這篇paper不知被我放在那裡了- l* T$ l' d) r% _- Z
另外,你所引用的教課書的公式應是Razavi那本"Design of Analog CMOS Integrated Circuits"中第13章的吧
書上是先決定BJT的顆數比,然後再求出相對應的電阻 ...
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