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標題: 請問I/O PAD是layout工程師的工作範圍之一嗎 [打印本頁]
作者: 君婷    時間: 2007-9-2 08:57 AM
標題: 請問I/O PAD是layout工程師的工作範圍之一嗎
小妹我使用cadence tool ，cic 提供的0.35um製程!
6 e0 o4 a2 X; K% @$ a昨天才從學校學習完從設計到下線前的大約90%左右的流程，因為機密的問題cic僅提供pad的layout view給我們呼叫出來畫，而schematic沒提供，我們只能畫到將pad畫好再將核心電路加入並與pad接好後 ，只跑drc 就無法往下作了。
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1 S% b( k9 a' t+ k' z  W1 [小妹想請問一下 i/o pad好像有其設計工程師吧? 在業界這是佈局工程師的職責範圍嗎? 佈局工程師只是作到post-sim並stream out出gds file就結束了吧? 如果只是作到轉出gds file就算結束的話，那一個負責專案的佈局工程師 與其負責的工作範圍差別在那裡不同或多負責了什麼範圍的工作?
5 S0 E6 Y  h3 o* }) G4 [$ o# [小妹的主要目的是想知業界佈局工程師負責的工作範圍是到那裡才算工作流程的結束?還是有再分類成專案型或其它?8 C1 {; P6 ?" a% F" K

+ z7 n: u9 J7 ~9 \麻煩一下 已在業界的先進們 能提供一下經驗嗎  謝謝喔    = =
作者: m851055    時間: 2007-9-2 04:13 PM
i/o pad好像有其設計工程師吧?在業界這是佈局工程師的職責範圍嗎?
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-->看公司而定，我在的公司是全部包，所以PAD部分還要會ESD技術。
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stream out這個字眼業界都用tape out不用stream out
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  ^; Q5 R0 {6 |' f. W2 Q3 c因為機密的問題cic僅提供pad的layout view給我們呼叫出來畫，而schematic沒提供
5 G6 e8 K; a, t* Y* b-->有layout就不叫機密了，我可以從layout或晶片反推電路，所以可以自己練習。
, B9 a' ~% D2 y) [% |$ T
7 \$ \: }" K$ ?! r7 t- S7 ?一般layout畫完tape out後會交給PE(產品工程師)，如果有問題在討論，也有公司沒有PE、沒有layout工程師，直接由designer完成所有項目，總之不一而足，看各公司之需求。
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layout這條路要會的東西太多了，且壓力很大，舉例來說原本畫LV layout的，可能在晶片中要加入HV或analog等不一樣的設計(不要說不可能，因為公司為了省成本甚麼事都想的出來)，這個時候就要layout工程師去改command files，因為foundary給的資料是標準的。而且現在layout都是有APR產生，所以你如果會的東西不多在這條路上會很辛苦。
作者: Oo海闊天空oO    時間: 2007-9-3 10:38 PM
原帖由 君婷 於 2007-9-2 08:57 AM 發表
# R2 O: h  b! `5 H7 s! b小妹我使用cadence tool ，cic 提供的0.35um製程!5 `3 _0 T8 o9 r/ J9 j
昨天才從學校學習完從設計到下線前的大約90%左右的流程，因為機密的問題cic僅提供pad的layout view給我們呼叫出來畫，而schematic沒提供，我們只能畫到將pad畫 ...
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CIC提供的PAD是因為裡面含有ESD的靜電保護電路...
$ E8 J; f% d: l  `* S4 R假設不用CIC的PAD..也可以自行用metal製作..; h( U% o2 K7 c! c4 p& a
但是容易被靜電打穿...) j3 B7 J" r9 z0 Q
Chip就失效了...9 `% N2 p) v+ H( C! I- [7 w, b- v  X
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通常..LAYOUT完的時候...都會不含PAD..
1 E3 M6 |% q! s8 n3 p# q4 b6 z- \8 H跑DRC.LVS.跟PEX..! m4 j" @* h8 P+ ^! @1 G
跑完之後...
9 V1 h' p' f( s; Y/ e再含PAD跑一次DRC...確認出現的錯誤都是PAD的合理假錯時..
3 s3 K7 L/ L$ F4 j7 D最後產生的GDS..才可以確保沒問題...
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LAYOUT做到這邊就算是完整了...  A/ n5 m) @9 h
因為做到PEX之後...把產生出來的SHICE檔..和所有的寄生電阻電榮加入後..
* `' c; E1 g( a. G再跑一次...才叫做post-sim
作者: 君婷    時間: 2007-9-4 10:49 AM
我們老師談ic設計流程 其中佈局工作乃是到作完post-sim並stream out 出gds 就結束。
: J) I! {1 k- \5 _  A3 [但是會要我們加入cic提供的pad再跑一次post-sim ，同時因為cic提供的pad 事實上也因為保密的問題 也不是完整的pad ，這點我一開始沒有補充! 只是說cic只給pad的layout view 沒給schematic。: F2 q2 y5 o! h. G$ m( C7 k; B8 Y
加入不完整的pad後 光跑drc就出現 合理假錯的訊息：AMS    這個字樣  。( U: v6 R% F' M0 _* w+ m. W
僅作到此就結束 沒辦法跑post-sim，然後就交由cic 下線 並給他們評估是否將pad換成TSMC提供的完整PAD。
0 O0 w$ f, D: Z而m851055    大大的經驗，可讓我們知道佈局工作範圍 仍依公司制度而定，公司想要你能作越多越好! 即使是超過本來佈局原先的工作範圍 仍再往下作 是吧!
作者: skeepy    時間: 2007-9-4 02:46 PM
TAPEOUT必須完整的跑完DRC LVS LPE,有提供I/O PAD確只有
5 R9 d4 l# W6 o2 ]/ O  V) X7 a, K跑DRC這樣很奇怪,或許是CIC這個教育單位不願意將ESDIO 電路
3 }/ U% x* q& A9 G- j) X; `釋出,就LAYOUT而言包含ESDIO都要劃,這樣才算完整.
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有誰認識CIC楊智喬老師的,大學VLSI給他教的.
作者: m851055    時間: 2007-9-4 08:47 PM
原帖由 君婷 於 2007-9-4 10:49 AM 發表   Q" Z5 J% j. e' l& s8 Y
我們老師談ic設計流程 其中佈局工作乃是到作完post-sim並stream out 出gds 就結束。
! g0 X, o) E. Y* s/ z但是會要我們加入cic提供的pad再跑一次post-sim ，同時因為cic提供的pad 事實上也因為保密的問題 也不是完整的pad ，這點我 ...

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完全正確...............................................
作者: wlyi0928    時間: 2007-9-4 10:54 PM
I/O在公司裡的確"應該"要有專門負責設計的designer的, 不過好像也不一定,
. w8 ?: q$ S4 p/ ^% Y- Y: a& c我也看過有公司沒有專門負責設計I/O的designer, 就是資深的designer親自下場design I/O了...
% T; A1 |- S) J) c/ M( d' p  e畢竟ESD structure還真的有其困難點在......真的不容易呢,
/ z# E1 B9 w' p# o: P0 m( C( r  t+ V尤其在沒有元件model(例如:可能現在這個project用的model裡面就是沒有SCR架構的model)的時候,! ~5 Q: h* t7 _
要怎麼用其它的架構把SCR做出來呢?? 這個就夠頭痛了吧...# |5 H  G$ N% B5 O$ C7 B& h. X

3 C  i: r( n2 z9 C# z不過呢...老實說公司裡也不見得每個I/O都自己設計, 只是某些特別的時候會這麼做罷了,8 Y( c  C, E) M) h
那當然了...若是自己公司裡的designer要設計I/O的話,
* i& e$ p" i  p# }佈局工程師就也要上場囉!!
' O. ]" y) Z3 s/ }  a& {( c% X, v所以我覺得啦...佈局工程師應該要懂一些基本的ESD相關理論才行,
# j# u4 O3 ]* I7 L又, 這麼說來, 佈局工程師什麼都至少應該要懂一點的啦, + _, e' S. A4 e4 C( Y9 R
老實說真的很辛苦...我自己曾經做過, 所以我知道...
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! Q5 Y$ z+ |( W, a! ?6 Y8 g再者, CIC提供的TSMC 0.35um 製程的I/O的確是如此沒錯,
) X/ r4 x7 x& @2 l5 P我們沒辦法整顆chip去跑LVS, 只能跑DRC, 而且裡面有幾個I/O會有metal太寬的問題,# u: A" Q6 {9 ]; H
因為是TSMC沒有再做更新, 所以可以視為假錯, 但實際上應該要挖metal slot的.: A% _5 n3 P: i/ H! |) W3 V# j
不過有CIC另一種跟工研院合作研發出來的I/O, 是整個連I/O的gds檔和netlist都有release給學校的,
2 f  ^1 I/ S  f* z這一種就可以自己加進來跑POSTSIM了.8 W! @* Y) D0 _" w, o( T' A
我曾經stream in 進來看過...老實說跟TSMC提供的I/O形狀差很多...5 O4 h* D: ^6 s+ i1 }) e
而個人比較不prefer CIC和工研院合作研發出來的那種, 所以就沒有用了.......
9 |' D+ s5 }6 w+ O當然也可以用自己畫的空pad, 如果沒記錯的話, 好像以前是叫做"pad window",) F2 W9 p6 ~3 d0 R0 V- x+ w1 W
就是只有I/O要bond出去的那塊pad的部份而已, 因此必須要特別注意ESD的問題.& q' P: f' O$ k5 c% w5 N7 }- }* \

8 q6 s3 X$ [/ g. @我記得以前在公司上班的時候, 當然I/O的部份是一定會用有ESD protection的I/O啦,* E7 H. f+ I) P; w
除此之外, 在core裡面直接接到input/output I/O的device, ( `% }& W# U/ y* |6 _8 \
其drain端也會再用ESD protection structure的design rule來再做一次internal的ESD protection.' d* b8 v) }7 _$ P
電阻, ESD implant, 還有忘記是叫什麼名字的layer去了...SAB之類的吧...etc, 其實也都是常常會用到的,
  h, {4 I! y2 d; h與ESD protection有很大相關的東西呢.9 J5 B  o0 w  Q# {: l' P  n' @
可是在學校裡面, 老師就會問你說, 為什麼你用了有ESD protection的I/O,
! c8 \  E& j( ]core裡面還要再做internal ESD protection呢??! c& B6 s6 w' |- m- p0 j
---阿我想就是為了保險起見, 在core裡面再做點ESD保護, 這有什麼好講的?
: |& G- `; y1 [+ O- G$ d老師就會說, 他們以前做的時候沒有人這樣做的...
# l4 T: r/ t2 g8 O( g---廢話, 老實說有很多老師沒在公司服務過, 有一些東西業界的考量他也不管也不聽," j9 x# e; r5 {, ~4 {
就是一定要堅持說他"以前"做的才對...誰知道那是幾百年前??( z3 g; s' |8 n% |5 w
我不知道別的學校怎麼樣...但至少我的老師就是這樣,
4 K3 ^8 q: z% [0 h; i3 ^. J, |永遠停留在他那個"以前"時代, 永遠都不會求進步, 也永遠覺得他自己講的對...
1 e5 k& F( `% {) b# o有時候真的覺得很感慨!) X9 W- \( ~, v- ?! n  y- s
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說到POSTSIM, 照理說whole chip的POSTSIM應該要含I/O進來跑的才是,  E2 w3 T$ q4 ]6 }) t9 J
雖然說正常需要的訊號灌進來的時候, I/O內的ESD protection circuit是不會動作的,
5 f' F9 y% C! D$ O' t8 L但是I/O的面積老實說很大, 由bonding輸入我們需要的訊號之後, 再經過一大顆I/O的input路徑,
8 r6 @: I$ ^& d8 {, u* p" h& T是否會造成輸入訊號的衰減呢?? 我想這個真的是值得考慮的問題...(老實說我覺得會啦)...
' y* J, P9 p) q7 Y) W3 h據聞學校可以透過申請, 然後連到CIC, 用nanosim來跑POSTSIM,8 O- D" a- g! I  G* B
如此應該就是有把I/O包括進來的情況下, 這樣子跑的POSTSIM應該比較準吧...
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. X0 H4 a0 ?9 {* g不知道公司裡的designer都怎麼跑POSTSIM呢?
" R, k4 h6 g8 f- z+ R- n2 i, b能不能請在公司裡服務的designer們幫我們解答一下這個問題呢?
8 d1 V6 H/ o3 D% W' u* d6 y: o老實說, 以前還在公司上班的時候, 若是有帶project的話, 負責的工作也是做到tapeout為止,* g! p" @: q! h  T5 Q1 g7 h
若是自己是在一個project裡的成員, 就負責好自己的block就行了,2 Y0 r5 c- y' t) D% R# I6 K
一個cell或block做好之後, designer要抽RC, 我們就負責抽給他, 後續他怎麼跑的, 這個我就沒有問了.
* Z% P+ N& L4 \* [5 h/ M9 ]不過我當時沒想到whole chip的POSTSIM這個問題,/ _) _& r4 i! C& R* }" G
老實說啦, 當時什麼都不懂, 也沒想到會有這樣的問題...
% M3 P( U% t8 [& I8 S- N  A0 Xwhole chip要跑POSTSIM的話, 是否有含I/O呢?
# ^0 T) l" u& a/ L, S/ S, N在學校我們自己跑一個core的POSTSIM都要很久很久...跑到起肖.... E/ U  _+ x; S8 I3 }: V6 G
經常跑到硬碟滿了還跑不完...真是一整個很"囧"的情況...
! ^: e! n0 J: O) i可是我又不想連到CIC用nanosim去跑,
4 z2 [$ U7 }6 O: C& \9 W因為要是學校網路斷了的話, 要怎麼把自己當初跑的程序叫出來呢??
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: @) q! n8 X& w: d9 X! ]( N在學校裡跑POSTSIM真是一件令人煩惱的事.... Q& s4 R6 D" c
(尤其當你遇到小氣的老師, 不肯花錢買足夠的tool那時候...真的我只能說"欲哭無淚"啊......)3 m! a! g- i% K( q9 o
一整個大囧!!
作者: 君婷    時間: 2007-9-5 06:58 AM
原帖由 wlyi0928 於 2007-9-4 10:54 PM 發表   J, X  e2 p2 M" U; m8 v3 ~
據聞學校可以透過申請, 然後連到CIC, 用nanosim來跑POSTSIM,( _- `6 h7 b' Z' K8 q2 F8 \1 {9 h
如此應該就是有把I/O包括進來的情況下, 這樣子跑的POSTSIM應該比較準吧...
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1 f4 A; g; w1 M# g  Y: f6 d可以請問一下有沒連到cic來跑post-sim 是什麼差別嗎?   因為個人看法：   不就是跑完驗証後 再跑spice 作post-sim而已嗎?為何要連到cic?是連到cic用cic那邊的spice來跑?8 o' {+ c0 L! _5 Y% G8 R6 ^
小妹是想請教跑spice有沒連到cic的差別 及用意為何?  同時如果是在業界 是不是類似學校也要作什麼線上的 post-sim來跑?
7 w% s/ I% x9 p) n
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另外原來wlyi0928    過去服務的公司，其佈局工作  一個人負責的專案 指的是一人作到tape out  gds file 就算結束!
. i0 p- m5 ?% V' I+ \  {# D1 m而多人負責的專案則是將專案分成好幾個區塊，所有成員分別負責不同的block。但spice並沒要求佈局者來作!
  r- q5 L; n- @! k3 ]1 D謝謝您 讓我又了解業界中 其中一種佈局工作範圍的概況! 因為本以為就是1人負責到tape out 甚至再往下作下去呢^^
作者: motofatfat    時間: 2007-9-5 03:33 PM
請問I/O PAD是layout工程師的工作範圍之一
$ F2 ^5 x4 n+ f+ n  Y3 @I/O PAD 的layout 當然是 I/O PAD 的線路設計就不是了
- U# g$ P' R' R  K, {9 {7 U: ^佈局工程師負責的工作範圍:完整的 layout 及 DRC LVS 驗證
. H' O) T* B# \! R6 q- [這是最基本的部份
作者: 李寶容@FB    時間: 2016-9-19 05:17 PM
大家的回答都超厲害!!
) L, V  V/ z7 D學到好多東西!!



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