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標題: 請教hspice暫態分析的問題 [打印本頁]
作者: 君婷    時間: 2007-9-2 09:53 PM
標題: 請教hspice暫態分析的問題
以下是暫態分析的一段指令：4 y" w; U. M7 L: e3 V! ~" m
.tran 10n 100n
' a0 n7 C( S5 D( L- u" v0 D  I
/ O) e2 c7 F! f6 N. j: T) J書上是寫求某段時域中電路的響應。
% c, A: q' m. Z6 ]6 _1 z, t而此段指令解釋為 從0到100ns進行暫態分析 ，並且每10ns 記錄一次。5 J8 ]0 F2 r* N3 S. B5 n3 d
小妹想請教一下 關於每多少ns記錄一次，這個到底是什麼意思? 還有記錄的時間設大 與設小  在輸出波形 圖中有何差異阿?
! J% J; N" @% i/ k* b8 W3 w6 z4 s  |) f! \
假設我的hspice檔內容如下：
) N/ i& X/ T' @3 n2 X0 |vin  a gnd! pwl(0n 0v,5n 0v,5.2n 5v,5.7n 5v,5.9n 0v)0 J+ O3 Z5 Y2 m" c8 c3 f) x
.tran 0.1n 10n
0 d8 P# M% t9 X' R.option post2 |1 \# l% V* y; a$ L6 v- _5 B
.end
  \% z) K" d" Q  A4 \" G' v, \; C$ P----------------------------------------------------
; k( c$ X0 g3 `- i: V我的輸入電壓vin 它的rise及fall時間皆設0.2ns的延遲時間，然後我暫態分析設每0.1ns記錄一次。
8 T4 _2 F7 D6 Q: O" l* a我想問，我每多少秒記錄一次的時間 若比輸入訊號的rise及fall延遲時間還長的話，是不是就無法作暫態分析?或是看輸出波形時，+ a4 P" n* s/ q' O
輸入訊號的rise及fall延遲時間 在輸出波形中不會有延遲?
9 B9 b' Q$ Q; A) u1 H6 z5 w; x' p2 c-----------------------
1 k3 I$ c% K! ^" ^/ N小妹個人的看法是理想上，輸出訊號波形應該與輸入訊號波形相同並且沒有任何時間點發生delay。/ G3 O) _+ @6 s
除非輸入訊號本身有delay ，輸出波形 理應與輸入波形一樣 並且也有delay。
" x9 ~/ E8 [( {$ ^, l即然如此...  那我hspice檔中設輸入訊號rise及fall延遲時間為0.2ns 則輸出波形中rise及fall延遲時間也應為0.2ns 。2 [! `9 T+ O% p& n. h
所以為了正確的分析輸出波形，我暫態分析指令中 應該以<0.2ns 的時間 每次記錄一次，這樣輸出波形才有0.2ns的延遲時間!4 @; M, C8 m# z8 F
而如果設>0.2ns 記錄一次 ，則輸出波形中 將不會有這0.2ns的延遲時間 出現吧?
  Y7 W: p2 c, R7 D1 K-----------------------, d2 {& F- o* j% e. `
請問小妹 對於暫態分析指令中 ，對於每多少ns記錄一次的 觀念及用法是否正確? 輸入訊號有延遲 ，則暫態分析 每次記錄的時間需小於這延遲的時間 才測的到?     麻煩先進們 糾正 和指教 謝謝唷^^
作者: m851055    時間: 2007-9-2 10:37 PM
觀念正確6 s! L' H( F. r9 ?
一般紀錄次數越多越好，當然速度會變慢，就看各人需求了，在業界模擬大都在us等級，很少用到ns等級，因為device的反應速度問題....以後你就知道了。
作者: 君婷    時間: 2007-9-2 11:00 PM
謝謝大大的回答^^
  y7 H9 S/ M% n! C7 C$ y至於記錄次數越多 速度會越慢是不是指跑hspice時會跑較久而已? 還有最後一個問題是如果輸入訊號波形皆沒延遲，則暫態分析 記錄次數多寡 就與輸入訊號無關吧 是嗎^^5 ?2 i! N  t) [: e2 ?  S) d, Y
請大大提供意見 謝謝
作者: m851055    時間: 2007-9-3 08:11 PM
至於記錄次數越多 速度會越慢是不是指跑hspice時會跑較久而已?
5 K, N5 P( N7 X4 b
& ^: m6 |/ x' V' D3 E) H: r! F-->yes
作者: Oo海闊天空oO    時間: 2007-9-3 10:13 PM
.tran 0.1n 10n! I/ a# X' Q  D' ?* D7 _! s1 y+ f
下這行指令時...
. N! u0 s1 p! F1 A" i; _代表暫態分析會從0s~10ns進行掃描...
* @8 w% o$ Q' l! J) C並且從0s到10ns中..每經過0.1ns紀錄一次...$ D6 [, Y( a3 t& W3 E
所以傯共會紀錄101點..# I5 r9 E# B+ s( _$ o5 i6 y) R
最後下.option post的指令..
9 t6 L1 w4 q# \. [1 C是把紀錄的點作連線的動作...( }5 {: t  y* [/ ^8 n% P" }- u, N
因此才可以在awave中看到曲線..
/ \0 W, G$ A1 b# d+ k( G7 y* {! X5 \  O
(通常用PC版的HSPICE..程式會自動幫你載入這一個指令..2 L: Z, f* x' A& ?
  若用工作站..一定要記得下這行指令....)9 a6 H" C% J/ h) y, S2 y

+ ~$ J- j) }1 l+ S. q另外關於第二個問題...
# G+ G" a8 G2 V8 a如果輸入點沒有延遲..紀錄點是否可以隨便設??- \) J# s: S+ k5 e- L8 n- s
以一個Inverter為例子....7 l9 P" W9 |( b
輸入訊號給訂一個方波...: P% Y1 k- D# Q
上升和下降都沒有延遲...4 O. ~$ N$ @4 ?, c: C! r. v- c2 C& E
但是Inverter本身就是一個RC...- ]- l! s  k! f7 `6 X7 ?9 I/ U
所以會在輸出部份產生延遲...
: E- Z; i1 r1 R$ n: g1 Y# _這時候..取點就很重要了...
' t# D$ }* z) `1 l4 u如果取的點數太少...許多細微的變化可能看不出來..7 r: V; {1 ^) m# W1 k
我想速度方面應該還好...4 Q( m; w1 u* F6 |
很多老師都會說..HSPICE跑個一個星期都算很正常...3 L" T1 r  I9 e0 x! Q* A1 R, Z
因此..我想.取千分之ㄧ點以上應該也還是可以接受的範圍
作者: 君婷    時間: 2007-9-5 10:26 PM
小妹還想另外請教：『何時才需要測量輸出delay 時間』/ S7 r! ?" v( n# X: W
小妹在post-sim中利用pwl指令輸入一脈波到反相器，其中脈波的rise、fall 時間故意設0.5ns 給輸入訊號有所延遲。然後量測輸入電壓在1/2 vdd時 直到輸出電壓到1/2 vdd時的這段延遲時間，其結果 fall的延遲時間為：3.0579E-11   rise為：6.6442E-11
+ L5 `' P3 q+ h從輸出的rsie、fall的延遲時間比 輸入訊號延遲時間0.5ns還小 ，這樣算是理想我們正想要的吧?7 O! {* n0 z  H- d; ]
如果量測的輸出延遲時間還比輸入訊號還長，就可能是跑post-sim前 畫layout佈局時 畫的不是很好而造成延遲時間很長吧?
" I' z% w& D1 i  `3 `
' |6 ^; |1 z: n/ g- U還有我們什麼情況下才會想要跑spice來測輸出是否delay ?+ _. D/ p7 L- @6 c
9 b) l  ]1 T* g+ q9 C. p6 q
麻煩先進們 指教和糾正  謝謝喔
作者: m851055    時間: 2007-9-5 10:55 PM
標題: 回復 #6 君婷 的帖子
1、當你的操作信號pulse width很小的時候，就要考量。% J( ]& D; [7 i+ C
2、電路中對delay較要求時，如clk signal。
  ]- F4 V! l& z% x, ?4 ?2 K: C- s3、其他的留給別人補充。
作者: finster    時間: 2007-9-5 11:55 PM
對類比電路設計者而言,要量測delay通常都會在clock信號,或者一般正常的傳送信號均需要去量測其delay, e8 J, B- j6 S6 q5 g8 M2 b
而要看其pos-sim的delay時間,最主要的原因乃在要看layout的寄生效應對電路的影響有多大1 F3 M' y/ a) W9 X( V5 V1 \
再者,我們要看其buffer的fan-out能力被降低了多少1 Q" H! \; g8 K! f7 f, [; b9 e0 O0 L5 g9 ?
而對一個類比電路設計者而言,我們在看pos-sim的結果時,並不是單單看在某一個電壓,某一個溫度下的delay時間,而是要有製程的五種變化搭配電源電壓10%變化及溫度的高低變化的各種組合,然後各種情況均要在規格之內才可,不然就要改元件的W,L值# H! t* m( ^8 L( U# w" u0 F
另外,一般我們在設輸入信號時,rise time和fall time大概都是0.5ns和0.5ns,當然也可以更長或者更短,而這個條件是要看整個系統的情況來決定5 c  M! `( u4 x4 b* p
而至於你量測delay的條件並沒有問題,也就是輸出信號的正端的1/2 VDD到輸入信號的正端的1/2 VDD為一個delay time,通常,這個delay時間若大於輸入信號半個週期的話,就會相當危險,需要加大其W,縮小其L
作者: 君婷    時間: 2007-9-6 08:11 AM
副版
5 w- K- O2 S1 y& P8 _0 O! g" ~您的意思是指pri-sim時通常就會量測每個clock輸出delay時間，然後跑pex莘取寄生電路後再從post-sim看實際寄生效應輸出是否影響很大?" ^8 S3 s5 J6 ]/ Y
像您說通常輸入信號大約設0.5ns左右 ，但測出的delay時間最大允許的誤差可以大到超過0.5ns且小於輸入信號半個週期 那麼大的範圍嗎' f. y) M6 J+ X( u& ~2 T$ Q* P
因為我覺得如果delay時間允許誤差的上限越大 可能輸出波形會越明顯的失真吧^^
/ T  u/ C$ U+ s* ?" F# s, J  d0 Z. X還有請問類比電路的輸入訊號通常用多少伏測式?一方面我不知電壓源上限可設多大，所以我都vdd設5v 而輸入信號也5v
) x% x3 Y, c3 D. j8 G& l! L, e( s
同時也謝謝m851055   的說明 ^^% G: I! ?4 B/ F5 S( m7 a  x

$ A- U! V4 Z: F9 u/ w[ 本帖最後由 君婷 於 2007-9-6 08:18 AM 編輯 ]
作者: yoyo20701    時間: 2007-10-15 03:54 AM
嗯~~講的真好~~本來不知道的問題~現在都知道囉~多謝大大無私
作者: finster    時間: 2007-10-16 11:23 PM
不好意思,因為前陣子工作在忙,故而較少上來論壇,所以也沒留意到妳的問題: ?* L' u' ^/ P6 }7 g0 A3 g
. w8 ]: @) J) g; j
通常,我們在作的delay並不會拖到大於輸入信號半個週期,因為那表示這個delay是非常危險的情況和設計,但,有一種情況會比較特殊些
: ]( G# w; f  U3 M( m& W3 g. W那就是應用在高速電路中,如high speed serial link電路,假設有2Ghz的clock,那它的一個週期則為0.5ns,試想一下,一個週期就只有0.5ns,那一個反相器的delay time要小到多少才不會影響到信號的傳輸,所以,這是高速電路應用中所遇到的困難
4 v" \  `. M( v+ H一般在應用中,我們的clock並不會非常地高(大於1GHz),所以也就沒有這個問題,但如果是手機或者微波電路,那這個問題就會很麻煩/ E0 y1 |0 w" |5 H! [
( t% F0 m6 `, T4 c1 l
另外,delay time的應用上,通常是用在digital circuit中,因為clock tree的緣故,所以時常需要用到delay cell來讓chip內部的clock timing能夠符合到spec.,所以,只要能夠達到delay,後面再加一級較強的buffer即可
% J7 \0 {1 Z; {! c: T4 O3 ~7 x. Z+ N+ ]
最後,電壓源的上限是要看製程而定
* x( ?/ C- ~+ ~1 |如0.35um,其電壓源的上限就是3.3V,若是0.25um,因為內部有兩組電壓,所以就有2.5V和3.3V
& y/ n9 h5 n. M, d+ i( X所以,不同的製程就有不同的電壓源上限
, a, x" \+ B, q) d- c7 G( n
. ]) K7 O7 b7 }' r0 c1 S
, e4 L: P+ ^' {3 I9 X
) x- ^  D7 A# F  p3 e; S
原帖由 君婷 於 2007-9-6 08:11 AM 發表
4 Q* l* ^1 C  |! Z( i副版5 E% N$ D- ^# e, W8 t) U4 v- H
您的意思是指pri-sim時通常就會量測每個clock輸出delay時間，然後跑pex莘取寄生電路後再從post-sim看實際寄生效應輸出是否影響很大?
4 }+ W9 B4 B' X像您說通常輸入信號大約設0.5ns左右 ，但測出的delay時間最大允許的誤差可 ...
作者: ming0906    時間: 2007-12-23 09:01 PM
Hi~各位大大
% @& n8 ?4 B, `* F我是HSPICE新手~最近老師要我們寫一個4-bit DAC，不知如何著手，網路上是否有可參考的範本資料~; ~+ G4 O. S/ t. J3 Z5 X
謝謝各位大大



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