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標題: 有關動態電路layout的一些問題 [打印本頁]
作者: piepie1244    時間: 2007-9-5 03:37 AM
標題: 有關動態電路layout的一些問題
請教各位專精人士，/ H* T" B7 P4 x- n5 Z
小弟目前要tape out一顆32bit的Kogge-Stone adder（130nm TSMC）（主要4 c& U  m1 X! n( d7 b
為dynamic circuit)，有幾個基本layout的問題想請教，4 d" u3 H6 G1 c% E6 U

, a, ~* T1 w9 k1.因為是數位電路，想請問一下，直接在MOS的diffusion上（已有contact和metal 1)上打一個via到metal 2，再由此metal 2把訊號（Drain or Source)送出去，這樣的layout方式好嗎？
$ J8 ~7 e/ j6 S4 m1 V+ h/ u& T2 o2.clock除了要長clock tree把clock訊號送到local的電路外,有沒有需要特別注意的，比如說：在local的電路裡，要注意什麼情形才不會使的clock skew變嚴重，local的clock要走哪幾層比較好，等等之類的8 V( \/ }7 B0 K+ j% q7 P2 h* P$ W
3.在這種架構上，有沒有需要特別注意的地方。  d8 g  q9 k8 M" q( K- O

& h) Q+ u9 m0 {1 J3 ]( `, k5 ^因為是第一次lay動態電路，所以不太清楚要注意什麼，還有請各位大大提供意見。感謝
作者: m851055    時間: 2007-9-5 07:37 PM
1.因為是數位電路，想請問一下，直接在MOS的diffusion上（已有contact和metal 1)上打一個via到metal 2，再由此metal 2把訊號（Drain or Source)送出去，這樣的layout方式好嗎？8 F9 O  q6 ]  ^2 l) J

+ W4 I% \- S. O8 _. e3 r-->較不好，因為縱深落差較大
作者: piepie1244    時間: 2007-9-5 08:14 PM
請問一下 縱深大 會發生怎樣不好的效應呢？？ 謝謝您的回復
作者: m851055    時間: 2007-9-5 09:33 PM
原帖由 piepie1244 於 2007-9-5 08:14 PM 發表 5 \2 ^% O/ ^# X* j3 v
請問一下 縱深大 會發生怎樣不好的效應呢？？ 謝謝您的回復
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在etch時侧壁的metal會etch不乾淨，造成的影響如殘留metal掉到其他導線上，造成leakage......................
作者: jauylmz    時間: 2007-9-7 10:04 AM
標題: 回復 #4 m851055 的帖子
請問 m851055
& M* G5 ?$ w6 v; Q- J, v8 W. f5 Z1 U$ \+ ^3 G
就這點需裡要如何改善   加大 Spacing嗎，還是要先拉一小段線再換到M2



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