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標題: 【求助】大家帮我看看我的LAYOUT的错误出在哪儿了，好么？ [打印本頁]
作者: sohappy    時間: 2007-9-6 10:25 PM
標題: 【求助】大家帮我看看我的LAYOUT的错误出在哪儿了，好么？
我的毕业论文是在Cadence上做一个LNA，本来图做好了，仿真也完成了，这个礼拜就
" h. l7 W& i$ n9 ?, F要交实习报告了，老师昨天才通知我，要我再做个LAYOUT，然后把仿真结果对比一
8 ^# [2 @5 z) z( B: X0 Q+ C- d下，可是我之前一点儿都没学过 LAYOUT，做出来的东西错误一大堆，我也看不懂，已经没有太多
. R/ E* F- Q2 T9 A9 w' X8 M& |的时间去翻资料了，还请各位哥哥姐姐帮帮我啊！！！
& _7 O, w: E- O* h错误如下：7 L) R# m' f8 |. F# Y
. {: @& x; `! z

/ u4 n# C1 O1 P; }# errors Violated Rules# B& M4 B" w! Z1 [# i! A
2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 206 [- C- A* u; E/ f6 k
1   Figure Causing Multiple Stamped Connections
+ ^: i# C* ^* T" K/ {1   Figure Having Multiple Stamped Connections' D$ w/ ~7 a7 p! ^1 v1 F3 |2 d# o0 V
4   Label/Pin is on a net with a different name- F' [5 A4 |' w
1   M1R1 Minimum density of MET1 area [%] =30
+ R+ b/ L" y: _, L" e1   M2R1 Minimum density of MET2 area [%] =30" I9 W3 t4 z1 _: G0 _
1   M3R1 Minimum density of MET3 area [%] =30- B4 _5 c  A; e: W
1   M4R1 Minimum density of MET4 area [%] =30
; I) G+ ^/ @/ g+ M1   POC1 Minimum POLY1 to DIFF spacing = 0.2  _# x8 t! ]# z0 B4 C/ ]' \
13 Total errors found
作者: m851055    時間: 2007-9-7 12:09 AM
1   M1R1 Minimum density of MET1 area [%] =30* P0 h7 i' g0 i: ~/ W5 J$ x
-->MET1佔總面積須超過30%
7 t* O7 b. m( W3 r% x9 ^
, C  {$ W, x/ ]' h2 m# W; ^1   M2R1 Minimum density of MET2 area [%] =30
. E' R/ u) Z4 ~. X1 s3 \4 q. Q9 i# h7 i
-->MET2佔總面積須超過30%
* d; A# I/ L$ R8 [8 W: m" A+ _6 z6 {
1   M3R1 Minimum density of MET3 area [%] =30' k+ r# L* B8 b; c4 s/ ]

2 @$ u6 p% s" W& c( |. y: P) S-->MET3佔總面積須超過30%
0 s- |" K/ b8 t, ]5 G* @6 g2 x4 ?3 f/ J& D; [; j: \
1   M4R1 Minimum density of MET4 area [%] =30
4 X0 F' E3 C# K* x) C  T5 H* N/ d2 c2 W# \: Y+ \
-->MET4佔總面積須超過30%1 N, C1 V; W* j

0 x2 z2 Z1 _  e3 ]6 |( R1   POC1 Minimum POLY1 to DIFF spacing = 0.21 D1 V# W) ?3 V9 O! Y# Y8 \2 l

/ }. B, y% X7 r( g6 D3 j--->Poly to Active的spacing須大於0.2um
作者: Oo海闊天空oO    時間: 2007-9-7 08:20 AM
--------------------------------------------------------------------------------------------------------
* n, H( l3 x& {; ^8 G1   M1R1 Minimum density of MET1 area [%] =30
6 o: k7 K% c6 s* o' y1   M2R1 Minimum density of MET2 area [%] =30
! t9 ]# F& U& l1   M3R1 Minimum density of MET3 area [%] =30
. F. M$ ]0 q3 C9 r1   M4R1 Minimum density of MET4 area [%] =30
5 g/ n% t& n. {  }$ a9 y  h& f1 L2 l9 G1   POC1 Minimum POLY1 to DIFF spacing = 0.2& ^3 t! z2 v% L$ S- w
-------------------------------------------------------------------------------------------------------
* K  s) }1 m; S這些只是密度的問題...
) q3 T6 N4 \) t9 x7 o( Y製程廠通常會要求...整個Chip中..metal1~4還有Poly的面積必須達到某個標準..6 h* l1 K- b+ P2 |! Y4 i
但若您沒有要下線tap-out的話..這些應該是不需要考慮...# e, ^3 s1 p2 h: M
但如果你要避免的話...4 L  i4 }' J7 E' P  f" w
可以自行自做一個dummycell.." }3 K$ m" k; W
這一個dummycell是由metal1~4還有Poly組成...每個大小都是2um*5um3 ?5 y# L1 e5 s0 w
就是將五塊相同大小的metal1~4還有Poly疊在一起..組成一個cell...
8 Y8 g, R" E; g$ w" G' `利用這個cell...將使用密度捕齊即可.../ P) x- Q7 E' r' X, [; b
/ Z. t" V' p7 u( r
1 x. {8 g$ P; c7 b  G
2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20
1 M) f1 c6 M2 N/ x# w; G* Q* K-->這一個問題..我想是MOS的Body距離MOS太遠...造成的錯誤..% J7 K7 d  ~4 Z
    在發生錯誤的地方...多補一點Body應該就可以了...
+ n: G$ O2 N, |5 v" m* S# w* W/ D4 S8 D
---------------------------------------------------------------------------4 a$ c% u4 ^$ M5 ~: f  Y1 `& i
1   Figure Causing Multiple Stamped Connections( W1 O, k/ r0 m* j% U
1   Figure Having Multiple Stamped Connections$ r3 C* k3 g7 N9 x
4   Label/Pin is on a net with a different name
! j4 Z7 p+ l: y/ G  r6 y6 a1 ~. h---------------------------------------------------------------------------" Y/ {$ Z/ Z( Y
這些應該都是相同的問題....+ `1 [: ?( a# s. M# f) b7 |
應該是你當初layout的時候...PIN腳沒有用好...
- X$ W0 f9 W: A2 x8 T造成重複命名...
$ I4 a  Q, g" a% p- ^3 `' C建議先檢查你的電路圖後...在比對你layout內的PIN腳..
" W. p# d7 d7 R$ w7 ]是否有重複命名..
作者: wlyi0928    時間: 2007-9-8 12:08 AM
這裡應該是您把DRC和LVS的error放一起講了,
& S" l& k; ^5 ^! p. @) [我把兩種error分開來解釋好了.
; |, ~% r6 {" U; X以下先講DRC的error.
7 W  v1 g9 b, u3 D9 B6 y# Z
+ x5 ^" B8 B: Q====================DRC Error=====================
. a6 T# L% r, N* q2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20
+ ^" N  Y/ R/ e' ~! J% W" F+ }& e9 L, Q& T7 h! C9 L. f' k
若是在我們這裡經常使用CIC提供的TSMC 0.35um製程的話,
* B8 X# B6 m) u* N. K& E! C# D4 i1 L此類錯誤在DRC驗證時就會出現了," D3 S7 `# H) }5 K" A, V
不過這要看rule是怎麼寫的, 它其實並沒有一定得在做何種驗證時出現的必然性,
/ \: Y- x/ L; u" W只是我自己把它歸在DRC Error而已.
4 c; Q, K+ T8 @2 {% z" g) }* q2 t上面這一條, 根據我長久以來的觀察結果...通常都是佈局者忘記打substrate contact了.
& n2 Q. F( R1 y; S" d如果DRC hightlight跑出來亮的是一大片的話, 那就是您忘記打substrate contact了.1 \: n$ U* u) [* x" I" F" s
但也有可能像海闊天空大大說的...您或許有nmos或n-type device的substrate contact離device本身大於20um所致.
0 [, H6 ^' G  v: Y
) x' [: ^& w% [- A1 ]5 C% Z+ A1   M1R1 Minimum density of MET1 area [%] =30
. p! U) M% W9 u. B1 f4 G9 W1   M2R1 Minimum density of MET2 area [%] =30
$ L- L$ u. L% [. _- r* C8 w0 @1   M3R1 Minimum density of MET3 area [%] =30( G& |( l: _+ F( U3 j$ O8 P' `# y2 }
1   M4R1 Minimum density of MET4 area [%] =309 D( B) h# T7 Q: a  ~1 a

3 V* L9 T( z3 I( B; S& z以上四條, 同樣如海闊天空大大所說, 為metal density的問題.% E5 T- `2 B1 B$ z# W
為確保製程良率, foundry通常會制定這樣的rule,
, q3 O+ @! P* E3 `% b8 h不過到底是不是您要自己把metal density補到夠, 或是它們是可以忽略的"假錯",
7 I8 ~! c+ T! _4 e以及要用來補metal density的dummy cell的size及其所需間隔的space,& a( k( Z8 i+ k  b
則需視您所使用的製程(哪家foundry? 多少的製程?)來決定, Design Rule裡面通常會有的, 2 v. E3 P* k3 C9 K3 F
應該在蠻後面的地方, 您可以翻Design Rule看看.
8 E+ |2 U' V% A, n" h, ]( [# a
( J. Q  Z' X3 g; r4 H% A9 u% _1   POC1 Minimum POLY1 to DIFF spacing = 0.23 ^/ Z4 l$ M7 I& `% k$ M

2 p1 H( h0 u8 H& H上面這條呢, 是講說您的POLY1與DIFF的space小於0.2了,
* b5 c7 g/ w: o  w; H0 D用RVE 把發生錯誤的地方highlight起來, 您應該就能看到錯誤發生在哪裡了.* B( g  Q  o$ F, O3 l
個人猜想, 以及根據經驗的猜測呢...8 C( t8 }% o8 E  F- k, z
很有可能是endcap轉彎要打poly contact的地方與DIFF的space小於0.2的關係,! M, t/ W% i! M4 R( k! Y% S" ~$ N1 c
或者是用POLY1繞的線與其旁邊的DIFF的space小於0.2...諸如此類的關係,
6 W* e; ^0 g+ r/ x. J而此點與上述的metal density無關, 是一定要修改的DRC Error.
2 N# J# S5 E! }, G6 O* f, ~
% M! X% @* v8 R: _% e6 Q. X0 ?/ |9 U  _====================LVS Error=====================8 L3 H2 Y& n% ^; v% o1 l- t
再來是LVS的Error:5 M8 q/ R, P* O9 w* \0 K0 N- M6 ?; S
# F+ e3 P! H" m1 z0 x* w; @
4   Label/Pin is on a net with a different name( x( B+ A$ E  i- @

& w% u$ I7 T& M  b; ~這一條的話呢, 看來您是在同一條metal線上, 打了兩個不同名字的pin了.# d$ p' p+ q& |* T' \/ M
廣義的來說, 一條metal線(或應該說是一個節點),
8 I; n( T; e+ F) U- h絕對只能有一個名字, 也就是它就應該只能打一個pin, : t6 {7 g+ P1 G$ \* `7 J
我想可能也不見得要檢查電路圖...雖然說是我的話我可能也還是會看一下電路圖啦...
8 c) ]3 W8 r# F6 K或許請您到佈局裡面看看那些metal線上是否發生了一條metal上面有不只一個pin這樣的問題,: y, l4 g' }3 h  ?2 |) \% G1 h3 W- D
那麼這一條error應該就能夠解決了.
% i8 Q' B% d0 @2 n  I% B, H/ d- H. [
1   Figure Causing Multiple Stamped Connections* i( X- Q  @' T3 d2 E
1   Figure Having Multiple Stamped Connections6 [  W- D% D7 @5 d

1 J: X$ I7 T9 Q5 P4 {; X9 S這兩條的話呢, 如果沒有意外的話,5 _! S1 Q0 v  x
其實也如海闊天空大大所說, 其實跟上面那一條是基本上一樣的...
2 q3 S& M" ^4 W3 N2 H所以若是您解決了上面LVS的第一條Label/Pin的問題之後,9 E* ^9 x" z7 Z
照理說這兩條就不應該再出現了,$ A$ |4 |; z- {, k: L' k0 u
若有再出現的話, 就要看它們是否還有再搭配其它的error存在了.6 r& O" |/ C; p0 q

$ r4 w4 Z" K! x0 a( Z最後補充一點點東西...
0 v# I9 T# M, P- L4 x' a看您發問時候的問題排版, ERC那條排在最上面,7 C. ~$ T' j$ {0 p/ X) |
所以我猜有這幾種情況:
; l. z2 {9 _- ~1. 或許您的ERC驗證是另外做的, 不像我們跑的LVS驗證裡就有含ERC rule了.
% t6 P# \4 P# d. E, W2. 又或許您的ERC含在LVS驗證裡, 兩種一起做的, 所以它會和LVS Error排在一起.0 S# \! Q" Z/ K9 ]- N
3. 還是我想太多, 只是您把各種Error混著排罷了, 它們的位置本身是沒關係的呢? 呵呵...
( m# T+ S+ n1 M$ S1 e
% d6 [2 Q, H- r: g% Z一點點經驗, 希望有幫上您的忙!!



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