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標題: 請問如何將寄生電容~寄生電阻降到最小 [打印本頁]
作者: iverson218    時間: 2007-9-29 12:20 PM
標題: 請問如何將寄生電容~寄生電阻降到最小
如何將寄生電容~寄生電阻降到最小~
$ @- s$ _2 O$ Z9 P3 U  b請問最小面積是指整個layout的面積嗎??4 a7 H; r* m$ L, I# z
還是線跟線之間的距離??
: z( y* o/ Y2 q還是兩者都有??
, F" @8 a7 L' D, V- m; n想成為layout佈局工程師的小弟
作者: yhchang    時間: 2008-2-4 01:29 PM
標題: 回復 1# 的帖子
因為 一個電路裡面 的MOS SIZE早就已經被設計者決定了, I3 K: h  H8 Z9 l; v3 ~  i' b) j6 p
所以 MOS本身對地的電容 一開始就產生了' D% b4 e5 N! p$ f
LAYOUT唯一能降低的 應該就是  電路中各個MOS的總連線長度要越短越好. t: o! C0 I4 i7 D0 T
總連結的次數要越少越好  這樣子寄生RC就會降下來
作者: redteaboy    時間: 2008-2-4 06:16 PM
電阻的話 多打mos S 端 和 D端   contact(要往下打)   就可減少寄生電阻        |---------|
% p7 N; y8 l1 \# F4 B9 O2 Z* n                                                               -------------|         |--------------|6 |, k. E( D, K, d5 F
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! D+ x" \& K% x( h5 ~* |3 x                                                      |            |         |              |
! B+ P4 K/ o% I+ v6 |8 ^                                                      |     S      |    G    |      D       |
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, A, \& @/ m9 ?' v                                                      |            |         |              |
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