PLL的phase noise對於TX與RX的問題？

gyamwoo

各位好，我想問一下當本地振盪器的pll，其phase noise的好壞
/ ?: y( Z5 [3 v/ j: j2 }$ _對於TX端有任何的影響嗎？

2 T& g, m7 m. t3 a  Y因為我看書上的舉例都是RX中，干擾信號與接收的信號被mixer
2 F4 V$ x& Q+ l2 a) J# ^
8 z9 i" @" C1 d& m: [- q混波之後，由於干擾信號太強而pll的phase noise又太差以致

8 e2 d5 w2 ~& isnr不足。
5 M' i& I' U3 `* p
, M0 F* ^# S. V所以開頭講的，pll的phase noise對於TX端有規格的限制嗎？

finster

有的,只是要看產品規格屬性有無定義
: I: d# U* T- d8 l1 b" L  ^其中,最主要的乃是eye diagram的定義
像SATA, or USB就有明確定義TX的eye diagram要在多少之內
" Z$ V, f5 a# k而有些TX就沒有定義,如Mini-LVDS TX,它就沒有定義其eye diagram
因為TX是藉由PLL來傳送data輸出,故而有些產品是藉由eye diagram來間接定義出PLL的jitter要在多少的規格之內

gyamwoo

有的,只是要看產品規格屬性有無定義
, a! C' C8 `) ~: T其中,最主要的乃是eye diagram的定義
* Z" o# b3 E, R/ m( `& T像SATA, or USB就有明確定義TX的 ...
( Z2 a$ e$ z' q( |7 V, T: W, ifinster 發表於 2009-11-26 09:26 PM

/ ^2 p2 e' Z" b$ ~$ g
聽版主你這麼說，我是可以藉由欲接受我方TX的RX端之規格，去推算TX端的合理範圍囉？
9 B9 v$ J, B- S0 I因為規格上沒有定義關於jitter方面的限制。
以下是對方rx的定義
0 C5 D# E% _$ k2 X總頻寬3MHz，子頻寬300kHz
Programmer / Controller Unit
! R' r( U) _9 N# }Receiver noise bandwidth 200 kHz
% ?" u! h" s9 Y; w+ GAntenna Gain Tx/Rx 　　　 2 dBi
& u* M) @9 C1 A, r' I0 S" Z6 iPower Into Antenna 　　　-22 dBm
1 `& Q) \4 _0 k8 @* ~9 hTx Power 　　　　　　　　  -20 dBm EIRP
Required SNR 　　　　　　 14 dB
+ z" B- B/ O5 k' i6 ]Noise Floor 　　　　　　　  -101 dBm
! ~2 t5 |2 g! g; U; e: \% W. ^Ambient noise at receiver input  20 dB above kTB
2 d% \9 h- h! c8 B# r9 YReceiver noise figure         4 dB
% \  a% x# V9 m6 a& o) Q* S跟傳輸上的耗損
Transmission Losses
1 Q* H$ a6 i: Y0 O9 TFree space loss at 2 meters 30.5 dB
Fade margin (with diversity) 10 dB
' B- b. M6 X( JExcess loss (polarisation, etc.) 15 dB
Building penetration loss 20 dB

c2467

謝謝大大的分享~知識因分享而壯大！

jojoboy666

這真是一個實用的問題ㄚ！感謝您的分享~~

oric

版主說的有道理~
TX的部份確實比較care eye-diagram的好壞
. y# b+ u" H% X8 z3 H. J( fex: rise/fall time, jitter
知識因分享而壯大！

macrohan

PLL noise  在TX方面主要有spectrum emission 决定。如果在FDD系统中，PLL noise 会对TX leakage to RX band 有很大的贡献。