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新思科技推出適用於感測器之超低功耗IP次 系統 可配置之軟硬體IP解決方案促使感測功能快速整合至系統單晶片(SoC)

新聞重點:
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·         經整合且預先驗證之軟硬體IP次系統包括：兼具功耗及面積效率的ARC 32位元處理器、數位類比介面、硬體加速器、DSP功能軟體庫和I/O軟體驅動程式。
6 K8 l, _" Y- a9 F0 {' c·         高度配置密切整合之周邊設備和專用硬體，讓感測器處理效率達到最佳化。
9 V9 d1 o/ \2 h: [* o/ \1 b% p·         與等效的離散元件實作相較，DesignWare®感測器IP次 系統具備超過10個可配置之硬體加速器，可減少記憶體的使用並減少10倍功耗。
4 Z3 y& R* m# q2 ]2 ~·         廣泛的現成軟體DSP功能庫，內容包括：數學、濾波、矩陣/向量和提取/插值，可加速應用軟體開發。
·         在28奈米製程中，可讓實作面積小至0.01 mm2，並讓功耗低於4uW/MHZ

! X6 g+ v9 ^+ ]& k(台北訊) 全球晶片設計及電子系統軟體暨IP領導廠商新思科技(Synopsys)今日宣布推出DesignWare®感測器IP次 系統(DesignWare® Sensor IP Subsystem)，此乃針對感測器控制應用所推出之完整軟硬體整合解決方案。新的IP次 系統讓來自數位及類比感測器的數據處理達到最佳化，如此可減輕主處理器的負擔，同時能以超低功耗更具效率地處理感測器數據。可完全配置之次 系統包括DesignWare ARC® EM4 32位元處理器、數位介面、類比至數位之數據轉換器(ADC)、硬體加速器、綜合DSP功能軟體庫以及軟體I/O驅動程式。DesignWare感測器IP提供設計人員完整且預先驗證之解決方案，能滿足智慧感測器、感測器融合(sensor fusion)和感測器中樞(sensor hub)等各式應用的需求。

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感測器日漸普遍，諸如物聯網(Internet of Things)、汽車和行動裝置等多項應用越來越仰賴能讀取和解讀周遭環境(舉凡壓力、溫度、移動和鄰近距離等)的能力。透過在單一次 系統中預先整合感測器專用IP區塊(block)以及高效處理器和軟體，新思科技提供設計人員一種SoC就緒的感測器解決方案，可大幅降低其設計和整合時間，並降低設計風險和加速上市時程。
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. Y. ]- E/ B* }" d$ q+ B9 _/ uSemico Research公司首席技術分析師Tony Massimini表示：「感測器的總數量預計從2012年略低於100億個增加至2017年300億個。隨著越來越多半導體供應商將感測器整合至SoC之中，使用感測器IP次 系統(如新思科技DesignWare感測器IP次 系統)將大大降低整合時間和成本。

9 C* n0 W4 d( R. w: }# r整合之硬體
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' p  }% ~$ T5 W  O* [% N" DDesignWare感測器IP具備功耗與面積效能兼具的DesignWare ARC EM4 32位元處理器核心，其中包括可自訂的延展和指令，可支援特定應用的硬體加速器以及緊密整合的周邊設備。次 系統包括多個可配置且應用於連結晶片外(off-chip)感測器的GPIO、SPI 和I2C 數位介面，以及ARM®AMBA®AHB™ 和APB™協議系統介面，讓整合至整體SoC的過程更簡單。類比介面包括低功號高解析度ADC，可有效率地為處理器進行感測器數據的數位化。感測器次 系統的HAPS® FPGA原型建造解決方案能實現立即的軟體開發，並為快速全系統整合與驗證提供可擴展的平台。新思科技也提供SoC整合服務，協助客戶將次 系統整合至晶片中，或是為滿足其特殊應用需求進行客製化。

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專屬之軟體
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DesignWare感測器IP次 系統提供豐富的DSP功能庫，包括數學、複雜數學、濾波(FIR、IIR和相關性等)、矩陣/向量和提取/插值，可協助加速感測應用程式代碼的開發。此外，也提供周邊軟體驅動程式，便於I/O與ARC EM4處理器的整合; 同時還提供主驅動程式，作為DesignWare感測器IP次 系統與主處理器的界面。
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3 ~) v5 M) \% L" d# }9 u0 @+ B4 X這些感測器的軟體功能也可在硬體中進行實作，以提升生產效能以及降低記憶體使用。讓易於使用的配置工具與針對感測器的架構模板相結合，設計人員便可依其特殊應用所需，快速進行諸如DSP功能及數位介面的選擇，如此一來不用耗費數周，而只要數個小時就能讓完整的感測器次 系統完成配置。

新思科技IP暨系統行銷副總裁John Koeter表示：「不管是家用、車用或是行動設備的感測裝置正與日俱增中，這些裝置需要能提供高效能、小面積和低功耗的整合感測器SoC。新思科技預先驗證且SoC就緒的感測器次 系統提供設計人員更高的軟硬體IP整合，讓設計人員能快速達成設計目標並大幅降低風險。」

6 |3 T3 S( L8 y  b上市時程和資源

: u" [1 p6 X9 T1 F( C, j- J/ `DesignWare感測器IP次 系統預計在2013年10月提供給先期用戶。

ranica

软件工程师
公      司：a fabless semiconductor company
工作地点：北京
  I4 s/ d2 t' K( O- l
岗位要求
; E* ?8 S5 C( h; Q熟悉模拟电视标准，熟悉模拟电视demod和decode的过程，熟悉CVBS和SIF。
熟悉DVB-C，DVB-T，DVB-S，ATSC，ISDBT等数字电视协议。
5 W% ^9 L: h5 d6 Y. g熟悉多媒体标准，如MPEG2-TS，H264，AAC等。
熟悉音视频后处理的过程和相关知识。
7 U1 Y2 }& u/ G. E$ b+ }熟悉C/C++语言
* d7 s% c0 Y2 _* n; {& B9 B* t良好的逻辑思维能力和分析能力，扎实的技术基础
  o5 W9 p/ b9 F  \* u- F肯学习，勤奋，有耐心，有责任心，良好的团队精神和沟通能力