關於Verilog寫法如何寫一個buffer

celadon

抱歉..我剛學verilog..
: e& U, f- f1 S) Y請問在寫behavioral model時，一個buffer的功能可以用latch的方式來寫嗎?

/ c- Q4 w' A+ T7 s[ 本帖最後由 celadon 於 2008-8-18 03:36 PM 編輯 ]

jerryyao

如果不是latch base的design不要用latch，你要的答案可能為：
) A. A& C+ U; zmodule buffer(
+ O7 f- Z& }( }input I,
2 N9 F0 F/ }& ~- r+ S' T4 N2 \$ Noutput O
);
  assign O = I;
: N5 J  {; g/ m8 T0 ?1 [( e2 ]endmodule

jungswee

二樓說的很對，樓主還是好好學學基礎知識吧。這個很簡單的~~~~

treebug

再加個 #(delay), 會比較真實點, 或者是直接CALL vendor所提供的BUFFER LIB.

gto10620

讓他反向再反向 0→1→0

. ?) j* d3 j+ l2 y* ~* d2樓大哥說的也行.................

allan0915

恩
. y! c; l2 l) t6 r% H& O% l這個很簡單
書上都有~~也有一堆資料~~~多多學習&&

kosenmagic

真的使用BUFFER的話，2樓大大那各就是 4樓大大還可以實現合成之後的延遲
這樣可以再合成後看到一各
不然你寫成LATCH也形
( A8 Q# {: a/ \3 R9 }# ~7 ^如果只是確認延遲狀態而加BUFFER
: J$ G! P0 o4 ~) U你乾脆加各延遲比較快 又不會增加design 的gate
8 D# R! K9 w. `7 w. f
! q0 \/ }$ m% o0 }7 `[ 本帖最後由 kosenmagic 於 2008-12-16 11:37 AM 編輯 ]

jason_lin

Altera lib裡有一個buffer cell叫LCELL,可以拿來用,約Delay 2ns,看要Delay多少,一直串下去就好,可以試試哦^^

flashmaker

回復 8# jason_lin
  R' Q' y* T4 n$ B5 h0 j
- D% Y; t' |+ ^8 i) Y( R1 O
    受教了~謝謝!!
    大家經驗都好豐富~

pompom7788

感謝大大分享的資訊
/ ?: T" `( a+ ^/ G" L
3Q~~~~~~~~~~~~

syuan08

. S8 Q& O7 t% z感謝大大分享的資訊
% m9 ~# ?; V1 x3 ^0 b6 a) x+ N  k
3Q~~~~~~~~~~~~

HsuanChihCh@FB

如果要做串接的話需要將電路KEEP住喔!
不然板子會自動將電路做優化~
串再多都沒用!

林阿呆呆

如果是純verilog code設計 就加delay
如果是後面合成 cbdk有delay cell可用

ylkmbkie

感謝大家的分享
剛好也想找解法