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[問題求助] 請問PLL的BANDWIDTH為什麼是1/10的reference frequency

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1#
發表於 2006-12-26 01:14:36 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
請問先進,
0 N1 K6 G  `! e* dPLL的BANDWIDTH為什麼是1/10的reference frequency,可以用清楚的方式解釋,如果式子的推導或許會更多,我所知道是穩定度考量,才設限1/10,1 g& ~; c1 G" x8 O& j* G+ ?0 o
1/10是以什麼條件才成立呢 謝謝
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發表於 2007-1-18 15:34:00 | 只看該作者

回復 #1 ahoku 的帖子

PLL的頻寬為什麼必須要小於reference frequency10倍,我想可能是穩定度的考量吧
1 W7 }6 r4 ?& {  A* h4 T以穩定度的觀點來看,
- Y8 K, N2 Q& L5 `# w' _; Q' ~3 K假如PLL採用的是CP(CHARGE PUMP)的架構,在推導CP公式的時候,我們是用連續的系統去近似一個離散的系統,而在設計loop-filter的時候也是根據這連續系統推導的公式去計算極零點的位置。% F8 O9 S/ x. Q
CP是以reference frequency來充放電PLL loop-filter的電容,是一個不連續的離散系統,而我們以連續系統去計算的話,當然希望CP越接近一個連續系統越好,也就是說reference frequency越快越好,偏離我們推導的PLL transfer function越小。 ( _# j% ?1 D( f
而PLL的Bandwidth表示PLL系統的反應速度,當PLL Bandwidth與reference frequency(就是CP充放電的時間間隔)兩者差不多的時候,CP非連續的非理想效應就不能忽略了,因為PLL系統也會對此非理想效應產生反應,而當兩者差越多,則CP非理想效應影響越低。$ J. C+ F( j+ ^9 {: Z) ?2 I
所以理論上PLL Bandwidth比reference frequency低越多越好,但太低的話PLL鎖定的速度會太慢,而且電容值也太大太佔面積,所以一般經驗值用大概小10倍即可保證能穩定,但實際上還是要靠HSPICE模擬過後才知道確實的情形。6 X$ s# M  n5 u
這是我個人的想法,提供給大家參考。
. ?/ K9 I+ h8 T5 W! m- C7 ]也許有更精確的說法或是其他考量 希望各位先進能指正或一起討論

點評

解釋清楚 感謝  發表於 2015-10-1 12:36 PM

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參與人數 2 +6 收起 理由
gyamwoo + 3 good
yhchang + 3 Good answer!

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2#
發表於 2006-12-26 16:48:02 | 只看該作者
個人認為, bw設1/10並不是為了穩定度的考量.8 b) B9 Z* o6 P3 C1 n' A" G9 T
而是為了, 減少reference spur而設計的, ; {' e4 Q) n; I0 x% p
但1/10一般來說是不夠的, 至少都要1/1xx, 1/2xx才夠!
% G' X6 b& |& w3 J因為這是trade off的考量, 當你BW做的愈小, * ^8 }7 n6 d# R. B4 O- T! u" p
VCO的noise就會濾的愈少! reference spur也就愈小,
  w8 j0 ~+ d0 O) ]& R所以這是要看應用再來考慮BW要做多少!
3#
發表於 2007-1-17 09:37:43 | 只看該作者
low pass filter  2 order 對系統來說是 3皆 ; J- l/ N/ r" S& C
那 如何挑選合適的 filter ?  
6 \" z; {8 k0 v" B$ btrade off 考慮點* u! d0 X5 H. ]( Y
4 s5 B4 F; ^% [0 b
還有  hspice 能 simulation lock range & capture range 和 frequency  ..
+ M& S( Q- i& F$ R% h: {! f公式可以推出來 但是很想知道 , sim 和 real chip 會差多少 .
4#
發表於 2007-1-17 11:35:00 | 只看該作者
大部分的pll, 在loop filter應該都是選用passive 2 order的方式
; v& @3 h) V! F) C0 c3 j而且, 每個都長的差不多.
9 H( h' M' h* S9 S5 M而差別就是在你的pole, zero要放在什麼位置!
: E+ v. L* u" \. S8 k你希望filter是濾掉何種頻率的雜訊! 什麼時候可以鎖定頻率!% e' J$ K; x! Q8 o% u1 z
至於你說的sim和real chip差別, 那就跟你是在那裡tape out有差囉!
$ v0 F; ]0 D4 R: qTSMC和T like良率一定差很多, 還有你的架構也是有點關係,% y% \" `+ `( t, m/ t$ X' A
LC tank我認為就比ring oscillator還容易不準!
5#
發表於 2007-1-18 15:30:49 | 只看該作者

回復 #4 evantung 的帖子

LC tank我認為就比ring oscillator還容易不準!
; @+ I% g6 U' u
$ i, c4 M% }/ T6 g' ~, Z0 n4 T不知道你指的是simulation 與measurement 比較之結果
, `; D3 }# g0 C' B還是量產後之良率?9 f) v2 K- w0 C% [
on chip Inductor 應不會有多大的variaton
* q6 L  f; }# B/ I1 A% IVaractor 及MOSFET 與製程變異較有關
+ Q! {3 c  g" ZLC cross-couple VCO在設計時 只要有FET, Inductor, Varactor 的RF Model
8 g8 K4 D9 I3 _8 z/ r5 Y: |1 u另外 再注意Layout 的parasitics  量測結果應該還算 OK/ Q; T9 {) p2 c2 q
關鍵在於process的穩定度  只要每個Lot都能控制的好  不要差太多
! X8 w* \" r7 \+ g一般而言 都能根據measurement 來修改 在下一次的MPW  tune 到所要之freq range
9 m5 f6 z' o& T' {量產後之良率 就與foundry 製程 穩不穩 有關了
6#
發表於 2007-1-18 15:32:44 | 只看該作者

回復 #4 evantung 的帖子

LC tank我認為就比ring oscillator還容易不準!
( r9 Q8 U& A. H% D$ @
/ f2 `5 j! T; Q1 u7 K9 M: L6 O; }: L不知道你指的是simulation 與measurement 比較之結果# ^; \% g! n5 M: Q: E" v. j
還是量產後之良率?
/ C) `+ a$ M- C9 l' F9 pon chip Inductor 應不會有多大的variaton
; w! W4 [9 L2 `# {6 ~1 @/ MVaractor 及MOSFET 與製程變異較有關
+ }4 L1 |' z5 W. \% z% v- dLC cross-couple VCO在設計時 只要有FET, Inductor, Varactor 的RF Model
2 N7 P1 R( n6 K4 q0 `- f1 S* W另外 再注意Layout 的parasitics  量測結果應該還算 OK
+ S% }- y  O: l2 W關鍵在於process的穩定度  只要每個Lot都能控制的好  不要差太多$ i8 Z6 g0 T. I9 s( ~' U/ ~
一般而言 都能根據measurement 來修改 在下一次的MPW  tune 到所要之freq range' ]3 u8 B1 B$ T5 D" Y& h# J* ~( k* k# f/ `' n
量產後之良率 就與foundry 製程 穩不穩 有關了
8#
發表於 2007-1-19 11:06:26 | 只看該作者
monkeybad的說明, 真是太淸楚了, 忍不住要讚美一下.4 ~) {3 l$ c& \, S
% |1 h+ p0 l4 Y+ M' Z5 Z- v4 t
另外, 我不是指量產後的產品囉!
9#
發表於 2007-1-19 12:06:27 | 只看該作者
我也給7樓按個 "好"& z8 k1 a9 p/ N: s/ F4 R9 T1 p

7 d# b" O5 F+ v1 ^' \. M; i補充一下給大家參考7 T$ Y2 l& A, Y# P. J+ Y3 k
- d$ _2 |- B) t  p! o
在ADPLL的設計中考慮到locked後的phase error的話, 這個值太小是會有問題的 (太大肯定是不行的), 在只要lock frequency時, 反而沒有這方面的限制了
* e! W# i8 k7 O有時下線成功跟失敗的差別會變成lock phase 跟lock frequency的差別而已
10#
 樓主| 發表於 2007-2-17 22:10:59 | 只看該作者

謝謝先進們的指導,另外再延續9樓tommywgt的結論問一下

在locked 時,phase error小,是指 pfd相位己鎖住,由pfd的dead zone所產生嗎,如果是這樣的話,這種在time domain是什麼樣的jitter呢,個人看法是Determination jitter(DJ) ,這種Jitter是否看規格可否容許來決定嗎 ,如果想改善要改那裡著手呢,
; f8 P; k( w2 @' t再著想請教一下先進們,下線完測量,通常是那幾個  paramter跟預期有很大的出入,謝謝
11#
發表於 2007-2-19 01:41:47 | 只看該作者
在LOCKED時, 所量到的JITTER, 可能造成的原因錯綜複雜. 很難幾句話說明. 其中PFD的dead zone也只是原因之一
" p2 l% U7 O: W( P
0 Q1 X, V% n, W我個人認為由VCO本身所產生的JITTER比較容易表現在CYCLE TO CYCLE JITTER, 由PDF的DEAD ZONE所產生的JITTER是因為在這個區間內PDF不會有反應, 使得PLL無法TRACKING這個區間的PHASE ERROR, 因此在TIME DOMAIN中LONG TERM JITTER時應該會多出這個DEAD ZONE的JITTER大小, 我個人認為這個JITTER在JITTER STD DEV中不會是NORMAL DISBURTION, 而是比較像ZERO MEAN WHITE NOISE的型式. 這個JITTER值是否為你所說的DJ我並不曾好好研究過DJ這個名詞, 在Lecory的一份WHITE PAPER中有詳細介紹JITTER的種類及量測方法, 有興趣的話可以上www.lecory.com找一下. 不過我在量JITTER時都是用高檔的示波器量的, 所以那個PAPER我只有看過就沒再仔細研究. 但是如果你想內建量JITTER的BIST的話可以參考一下.
/ F* P: E9 L" x8 M2 Q. i2 A. P" d7 t- ~; u, _3 C8 \- f+ ^
很多PAPER宣稱可以做到zero dead zone, 這部分我非常懷疑, 這部分我曾經跟一個有名的教授討論過, 他的說詞是在某種程度之下就可以視做zero dead zone, 只要電路跟模擬能說服人, 他們在review paper時也就能接受. 反正呢! PFD的dead zone愈小愈好, 在我看來, 好的PLL還是要Fully做.0 T; r8 y5 s0 g% i' c
! v' u+ E2 n! ]( Y. z+ g% [/ Q
在我做過的8顆PLL IC中量到的PARAMETER出入大的...好像都是CLOSED LOOP差的比較多, 我想可能是模擬時間不夠久或者CASE不夠多, 但是大家都知道那個模擬好費時, 所以.....哈哈5 y5 f& o( q- N
單一MODULE的量測都跟SIMULATION沒差太多, 每一次的量測值都是在TT跟SS CASE之間(比較接近TT), OSCILLATOR的工作範圍因為會比模擬的小常令人覺的很不爽.7 O  T, p8 a0 x' o7 d# ]* S
, Q- k1 S" P4 E
你現在是學生嗎? 碩士班? 加油吧! PLL的電路都不大, 但是細心跟苦工倒是不少...

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12#
發表於 2007-5-19 00:00:18 | 只看該作者
我不知道大家在設計PLL是參考何種架構與理論來設計的+ ?8 h, D# u: g- }6 S* q3 p
就以我個人以前設計PLL的經驗,我一方面參考IEEE Journal paper,另外一方面則是從Behzad Razavi所著的一本"Design of Analog CMOS Integratd Circuits"中學到如何設計PLL& X: ~* f5 q$ ~$ P9 b
在設計PLL時,因為PLL是屬於一個閉迴路system,故而它裡面的子電路的各個參數都是習習相關的,亦即每一個子電路的改變與變化都會引起連帶反應
- ?) Y. P3 M; s1 ], S; |: Q在Behzad Razavi的書中有列三個很重要的參數,分別是charge pump current, damping factor和vco gain,這三個參數會決定整個PLL的performance,而其他如PFD, pre-div和pos-div較屬於digital circuit,所以就比較不是那麼重要+ t1 d8 Y: p4 N0 U
就以我個人以前設計PLL的過程來看,PFD雖然有dead zone的issue,但它並不是造成PLL中jitter過大的最大主因,一個PLL會不會動,有沒有好的performance,幾乎都決定在charge pump current, damping factor和vco gain三個參數身上,其中又以vco gain最為地重要, h" |& p9 M/ m1 C5 L; M. O3 K
vco是整個PLL電路中最直接影響jitter的成因,同時也是整個PLL電路中最難設計的電路,除了要high frequency, low current,更要有較有的抗noise能力及寛的frequency range,如果VCO電路作的好,其餘的電路就好作多了
: {$ e6 r( c, S- W. T其實,如果model夠準,而且design range作的夠大的話,其實PLL要動並不難,就以我們之前所作的PLL,pre-sim和pos-sim會有一些差距,在量測上,chip和pos-sim基本上兩者的performance並不會差的太多,而在量測PLL上,絕大部份只有量測output frequency正不正確,整體的功耗多少,其餘的就是jitter的量測,目前jitter的量測都是直接使用示波器上的功能直接量測就可以了,所以PLL的量測參數其實並不多,但要評斷PLL的performance絕大部份都是以jitter值為多少來評斷

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感謝分享經驗  發表於 2015-10-1 12:37 PM

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參與人數 6Chipcoin +5 +18 收起 理由
points + 5 講解清晰
faith2001 + 1 很受用!
yhchang + 4 熱心助人!
hawka + 5 Good answer! 十分精闢的見解
sjhor + 3 樂意分享好經驗!Good!

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13#
發表於 2007-11-27 22:43:55 | 只看該作者
真是感謝大大的分享~現在正專研類比領域,正想說鎖相迴路應該如何著手,正好看到這些經驗分享,受益無窮啊~~~使我有新的想法~~~感恩喔~
14#
發表於 2007-11-29 23:51:48 | 只看該作者
迴路頻寬為參考頻率的1/10是為了穩定性考量6 Z, c& w3 G* ?0 x" ?
當然, 迴路頻寬大小和相位雜訊、鎖入時間等有關係
5 i$ U9 Y" V. |. ?但就標題這句話, ㄧ般都是指穩定性! Y' ^% T! t3 a) i
這是有理論根據的8 H, A( p# T1 ^
但是現在手邊沒有那兩篇論文
9 R( O. C- g/ U# d印象中是出自IEEE Trans. Communications9 y, {3 [1 B# H6 A9 t
6 O) [8 a3 H8 ?  s8 u
這是我上過台大劉深淵老師的講座, 他有特別解釋過這個問題喔
15#
發表於 2007-12-4 11:52:23 | 只看該作者
我也常聽到loop filter要小於reference frequency的10倍,不過是不是小於10倍就能5 L2 P6 _* q! l8 G; D+ b4 c/ W2 Z
符合我們所要的需求還是在simulation一下才比較準哦!!
16#
發表於 2008-1-3 18:21:52 | 只看該作者
For the stability issues, by Liner approximation of non-linear discrete system.
  w8 |# m  B/ `8 y' nYou could refer to F.M.Gardener for detail loop analysis.
17#
發表於 2008-9-18 16:51:21 | 只看該作者
我看得paper上说这种选择是为了增加线性度,提高模拟的线性,便于分析和公式的推导
18#
發表於 2008-9-19 11:13:54 | 只看該作者
monkeybad的說明,~~~簡單又直覺....另依種想法....不錯喔..../ k7 ~1 R9 V& K3 O
good
19#
發表於 2008-9-21 17:08:57 | 只看該作者
現在正專研類比,看到這些經驗分享,受益無窮,monkeybad的說明, 太淸楚了
20#
發表於 2008-9-25 18:51:04 | 只看該作者
我想這各問題如果有上過台大劉深淵教授的課應該就會很清楚,這絕對是從穩定度上的考量,而且是有完整數學推倒出來的,我印象中是結果是一張圖,X-軸為damping factor,Y-軸是natural frequency,由於要取兩者之叢集,並利用一般設計會取damping factor=0.707來當固定數,而從曲線圖中就可找到相對應的natural frequency,其值大約是0.1,故會取十分之一的理由在此,3Q~
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