請問PLL的BANDWIDTH為什麼是1/10的reference frequency

ahoku

請問先進,
# T! `8 f" {# gPLL的BANDWIDTH為什麼是1/10的reference frequency,可以用清楚的方式解釋,如果式子的推導或許會更多,我所知道是穩定度考量,才設限1/10,
1/10是以什麼條件才成立呢 謝謝

monkeybad

PLL的頻寬為什麼必須要小於reference frequency10倍，我想可能是穩定度的考量吧
以穩定度的觀點來看，
# @2 c  X! U- g1 {1 B假如PLL採用的是CP(CHARGE PUMP)的架構，在推導CP公式的時候，我們是用連續的系統去近似一個離散的系統，而在設計loop-filter的時候也是根據這連續系統推導的公式去計算極零點的位置。
CP是以reference frequency來充放電PLL loop-filter的電容，是一個不連續的離散系統，而我們以連續系統去計算的話，當然希望CP越接近一個連續系統越好，也就是說reference frequency越快越好，偏離我們推導的PLL transfer function越小。
( W( q9 j" Y9 n( G1 n1 U而PLL的Bandwidth表示PLL系統的反應速度，當PLL Bandwidth與reference frequency(就是CP充放電的時間間隔)兩者差不多的時候，CP非連續的非理想效應就不能忽略了，因為PLL系統也會對此非理想效應產生反應，而當兩者差越多，則CP非理想效應影響越低。
所以理論上PLL Bandwidth比reference frequency低越多越好，但太低的話PLL鎖定的速度會太慢，而且電容值也太大太佔面積，所以一般經驗值用大概小10倍即可保證能穩定，但實際上還是要靠HSPICE模擬過後才知道確實的情形。
$ O! L9 E; a  \& W( A這是我個人的想法，提供給大家參考。
也許有更精確的說法或是其他考量 希望各位先進能指正或一起討論

evantung

個人認為, bw設1/10並不是為了穩定度的考量.
; R' `$ }3 I# Q# B而是為了, 減少reference spur而設計的,
但1/10一般來說是不夠的, 至少都要1/1xx, 1/2xx才夠!
( w8 [, K  e: T! M2 b因為這是trade off的考量, 當你BW做的愈小,
* ?- u. K. r: vVCO的noise就會濾的愈少! reference spur也就愈小,
5 ^/ Y) l6 R% C* A7 ]; X9 u  Z* U所以這是要看應用再來考慮BW要做多少!

andy2000a

low pass filter  2 order 對系統來說是 3皆
那 如何挑選合適的 filter ?  
trade off 考慮點

還有  hspice 能 simulation lock range & capture range 和 frequency  ..
公式可以推出來 但是很想知道 , sim 和 real chip 會差多少 .

evantung

大部分的pll, 在loop filter應該都是選用passive 2 order的方式
4 v) W. M1 U- u3 X; a( G: e而且, 每個都長的差不多.
而差別就是在你的pole, zero要放在什麼位置!
- p  f* m* s5 v* |* _) ]+ m& T你希望filter是濾掉何種頻率的雜訊! 什麼時候可以鎖定頻率!
. S, M( P7 S) q9 {* D" v$ }8 N至於你說的sim和real chip差別, 那就跟你是在那裡tape out有差囉!
5 R1 ?! a: R1 u6 _2 m' LTSMC和T like良率一定差很多, 還有你的架構也是有點關係,
" o' g  ?" F* s# a- h7 }LC tank我認為就比ring oscillator還容易不準!

lunch

LC tank我認為就比ring oscillator還容易不準!
' U" R9 T% i0 z* @
不知道你指的是simulation 與measurement 比較之結果
還是量產後之良率?
# n: [8 P0 B+ Z6 x& c1 ^! aon chip Inductor 應不會有多大的variaton
Varactor 及MOSFET 與製程變異較有關
LC cross-couple VCO在設計時 只要有FET, Inductor, Varactor 的RF Model
! o  \3 Y: ~, y9 K5 a: ?2 C另外 再注意Layout 的parasitics  量測結果應該還算 OK
7 A4 Y1 C* }0 V關鍵在於process的穩定度  只要每個Lot都能控制的好  不要差太多
$ o- u6 D7 Y' k6 n9 P- }" F: x% ^一般而言 都能根據measurement 來修改 在下一次的MPW  tune 到所要之freq range
量產後之良率 就與foundry 製程 穩不穩 有關了

lunch

LC tank我認為就比ring oscillator還容易不準!

不知道你指的是simulation 與measurement 比較之結果
* F: ]& c1 o# D1 F  n5 a% P+ R; n還是量產後之良率?
on chip Inductor 應不會有多大的variaton
0 L  b0 y/ C0 g0 L/ H% ]Varactor 及MOSFET 與製程變異較有關
- E( ~) Q4 B" LLC cross-couple VCO在設計時 只要有FET, Inductor, Varactor 的RF Model
7 w8 T! D& ?# ]1 e另外 再注意Layout 的parasitics  量測結果應該還算 OK
2 z: W5 U% A$ S  r% K9 g& x8 j關鍵在於process的穩定度  只要每個Lot都能控制的好  不要差太多
* t0 \  f% K/ i! U2 l; m, e一般而言 都能根據measurement 來修改 在下一次的MPW  tune 到所要之freq range
) b8 B, V( m8 J) r: J量產後之良率 就與foundry 製程 穩不穩 有關了

evantung

monkeybad的說明, 真是太淸楚了, 忍不住要讚美一下.
* i6 B" |) P5 u
1 b* Q7 }0 d9 s# S& v$ V: k: t另外, 我不是指量產後的產品囉!

tommywgt

我也給7樓按個 "好"

補充一下給大家參考

在ADPLL的設計中考慮到locked後的phase error的話, 這個值太小是會有問題的 (太大肯定是不行的), 在只要lock frequency時, 反而沒有這方面的限制了
有時下線成功跟失敗的差別會變成lock phase 跟lock frequency的差別而已

ahoku

在locked 時,phase error小,是指 pfd相位己鎖住,由pfd的dead zone所產生嗎,如果是這樣的話,這種在time domain是什麼樣的jitter呢,個人看法是Determination jitter(DJ) ,這種Jitter是否看規格可否容許來決定嗎 ,如果想改善要改那裡著手呢,
6 ~. R7 M, |' m( s; K2 l% p6 I再著想請教一下先進們,下線完測量,通常是那幾個  paramter跟預期有很大的出入,謝謝

tommywgt

在LOCKED時, 所量到的JITTER, 可能造成的原因錯綜複雜. 很難幾句話說明. 其中PFD的dead zone也只是原因之一

, ?) s, s5 \2 E$ q/ H我個人認為由VCO本身所產生的JITTER比較容易表現在CYCLE TO CYCLE JITTER, 由PDF的DEAD ZONE所產生的JITTER是因為在這個區間內PDF不會有反應, 使得PLL無法TRACKING這個區間的PHASE ERROR, 因此在TIME DOMAIN中LONG TERM JITTER時應該會多出這個DEAD ZONE的JITTER大小, 我個人認為這個JITTER在JITTER STD DEV中不會是NORMAL DISBURTION, 而是比較像ZERO MEAN WHITE NOISE的型式. 這個JITTER值是否為你所說的DJ我並不曾好好研究過DJ這個名詞, 在Lecory的一份WHITE PAPER中有詳細介紹JITTER的種類及量測方法, 有興趣的話可以上www.lecory.com找一下. 不過我在量JITTER時都是用高檔的示波器量的, 所以那個PAPER我只有看過就沒再仔細研究. 但是如果你想內建量JITTER的BIST的話可以參考一下.
1 x& K+ z! H" P0 @3 I5 D
4 C9 p* Y1 s. s+ w6 a, t很多PAPER宣稱可以做到zero dead zone, 這部分我非常懷疑, 這部分我曾經跟一個有名的教授討論過, 他的說詞是在某種程度之下就可以視做zero dead zone, 只要電路跟模擬能說服人, 他們在review paper時也就能接受. 反正呢! PFD的dead zone愈小愈好, 在我看來, 好的PLL還是要Fully做.
; }- U* L9 R: E" I
在我做過的8顆PLL IC中量到的PARAMETER出入大的...好像都是CLOSED LOOP差的比較多, 我想可能是模擬時間不夠久或者CASE不夠多, 但是大家都知道那個模擬好費時, 所以.....哈哈
單一MODULE的量測都跟SIMULATION沒差太多, 每一次的量測值都是在TT跟SS CASE之間(比較接近TT), OSCILLATOR的工作範圍因為會比模擬的小常令人覺的很不爽.
# w7 D% n! p- W' W* s3 z0 M
你現在是學生嗎? 碩士班? 加油吧! PLL的電路都不大, 但是細心跟苦工倒是不少...

finster

我不知道大家在設計PLL是參考何種架構與理論來設計的
就以我個人以前設計PLL的經驗,我一方面參考IEEE Journal paper,另外一方面則是從Behzad Razavi所著的一本"Design of Analog CMOS Integratd Circuits"中學到如何設計PLL
; ~% G) K: q: {+ J在設計PLL時,因為PLL是屬於一個閉迴路system,故而它裡面的子電路的各個參數都是習習相關的,亦即每一個子電路的改變與變化都會引起連帶反應
) E. f( j$ W5 b' h在Behzad Razavi的書中有列三個很重要的參數,分別是charge pump current, damping factor和vco gain,這三個參數會決定整個PLL的performance,而其他如PFD, pre-div和pos-div較屬於digital circuit,所以就比較不是那麼重要
就以我個人以前設計PLL的過程來看,PFD雖然有dead zone的issue,但它並不是造成PLL中jitter過大的最大主因,一個PLL會不會動,有沒有好的performance,幾乎都決定在charge pump current, damping factor和vco gain三個參數身上,其中又以vco gain最為地重要
5 k4 x- d3 e. P& A- Y) evco是整個PLL電路中最直接影響jitter的成因,同時也是整個PLL電路中最難設計的電路,除了要high frequency, low current,更要有較有的抗noise能力及寛的frequency range,如果VCO電路作的好,其餘的電路就好作多了
其實,如果model夠準,而且design range作的夠大的話,其實PLL要動並不難,就以我們之前所作的PLL,pre-sim和pos-sim會有一些差距,在量測上,chip和pos-sim基本上兩者的performance並不會差的太多,而在量測PLL上,絕大部份只有量測output frequency正不正確,整體的功耗多少,其餘的就是jitter的量測,目前jitter的量測都是直接使用示波器上的功能直接量測就可以了,所以PLL的量測參數其實並不多,但要評斷PLL的performance絕大部份都是以jitter值為多少來評斷

airtai

真是感謝大大的分享~現在正專研類比領域,正想說鎖相迴路應該如何著手,正好看到這些經驗分享,受益無窮啊~~~使我有新的想法~~~感恩喔~

simenkid

迴路頻寬為參考頻率的1/10是為了穩定性考量
當然, 迴路頻寬大小和相位雜訊、鎖入時間等有關係
& f3 v: ?5 `, z; `" K+ L但就標題這句話, ㄧ般都是指穩定性
這是有理論根據的
但是現在手邊沒有那兩篇論文
! N4 N8 h: j3 c) [印象中是出自IEEE Trans. Communications

6 H: J" a9 ]( P. n這是我上過台大劉深淵老師的講座, 他有特別解釋過這個問題喔

日日春

我也常聽到loop filter要小於reference frequency的10倍,不過是不是小於10倍就能
符合我們所要的需求還是在simulation一下才比較準哦!!

mycmf

For the stability issues, by Liner approximation of non-linear discrete system.
You could refer to F.M.Gardener for detail loop analysis.

yananzhang

我看得paper上说这种选择是为了增加线性度，提高模拟的线性，便于分析和公式的推导

賴永諭

monkeybad的說明,~~~簡單又直覺....另依種想法....不錯喔....
# r2 j3 F& e! K( X- e7 Sgood

langmx

現在正專研類比,看到這些經驗分享,受益無窮,monkeybad的說明, 太淸楚了

anita66

我想這各問題如果有上過台大劉深淵教授的課應該就會很清楚,這絕對是從穩定度上的考量,而且是有完整數學推倒出來的,我印象中是結果是一張圖,X-軸為damping factor,Y-軸是natural frequency,由於要取兩者之叢集,並利用一般設計會取damping factor=0.707來當固定數,而從曲線圖中就可找到相對應的natural frequency,其值大約是0.1,故會取十分之一的理由在此,3Q~