瑞昱採用新思科技Design Compiler解決方案

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有效降低ASIC設計週期30％ 加速設計時程 提升成本效益
  
8 G5 w8 z2 ]' n3 Y. @# ^% `4 \+ h全球半導體設計軟體領導廠商新思科技(Synopsys)近日宣布，瑞昱半導體(Realtek)採用Synopsys的Design Compiler Topographical Technology，有效降低通訊網路、電腦週邊、多媒體等產品的設計週期(Design Cycle)達30％以上。由於這項技術可與Physical Implementation緊密結合，協助設計者在Synthesis階段就可找出Problem Areas，在Physical Layout時免除重複(Iterations)，因而提升成本效益，並加速設計的時程。
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: R/ w% e- u, a# y3 u; E瑞昱半導體設計技術研發中心副處長黃世安博士表示，Synopsys的Topographical Technology，可以讓Post-layout的Timing Correlation達到4％以內，有效降低Synthesis與Layout過程中之設計重複(Design Iterations)，同時減少晶片面積達9％，並可更快速地將最先進的晶片產品上市。
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, x2 [& C6 B+ [! j. F) b使用Synopsys的Topographical Technology時，Front-end設計者可以在Physical Implementation之前，即獲知Layout的結果，並採取必要的修正措施(Corrective Measures)，以確保晶片設計時對於效能、面積及功率上的嚴格要求。同時，Design Compiler中對於Synthesis的解決方案可以與Synopsys的Galaxy設計平台之實體設計解決方案，共享相關的技術與架構，讓RTL-to-GDSII Path更為一致而且容易預測。
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# ]  I# U  J1 e$ F新思科技Implementation部門資深副總裁Antun Domic指出，Design Compiler之Topographical Technology技術可以有效降低設計週期，讓採用這項解決方案的設計業者更具競爭力，瑞昱半導體便能充分了解這項技術的優勢。

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貫通通用功率格式(Common Power Format)的解決方案  讓具功耗意識(Low Power Aware)的驗證得以實現

2007年7月6日新竹台灣– 全球電子設計創新領導廠商益華電腦今天宣布，在通訊網路、電腦週邊與多媒體領域的IC設計領導公司瑞昱半導體(Realtek Semiconductor Corp.)已經運用Cadence® Logic Design Team解決方案，完成絕佳的低耗電設計。
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) Q. l! ~9 z# E, B瑞昱半導體發言人陳進興副總經理表示：「Cadence Logic Design Team解決方案在設計流程初期便提供分析電源管理技術，確保設計時的最佳電源狀況。這種作法幫助我們的邏輯設計人員，將冗長乏味的手動作業自動化，維持高生產力。我們計劃未來在設計時也採用Logic Design Team解決方案。」
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憑藉著Cadence Incisive® Design Team Manager與Incisive Design Team Simulator，瑞昱半導體的邏輯設計團隊能夠在設計初期，驗證和模擬power shut-off (PSO)，以確保電源管理在設計實現之前功能正常。早期驗證不僅可以降低功能故障的風險，還可以幫助確保高時效的設計生產力，以及提供可預測的設計時程。

9 R" X- C* \* ~) K2 e* J0 }7 X7 F「百分之八十的晶片電源功耗在設計前段就已經決定，所以電源就會變成邏輯設計人員很重要的考量。」Cadence益華電腦前段設計(Front-End Design)副總裁Nimish Modi表示：「Cadence Logic Design Team解決方案讓瑞昱半導體能夠在設計初期就實現最佳電源功耗、時脈與設計面積，並加速functional closure，進而大幅強化設計時程的可預測性，也提高了團隊生產力。」

Cadence Logic Design Team解決方案提供完善整合的Design with Power，活用Si2聯盟認可的業界標準通用功率格式(Common Power Format，CPF)與PSO(power-shutoff)驗證。Logic Design Team解決方案活用Cadence低耗電解決方案中的同樣的CPF資訊，在設計流程的早期以快速、精確的「假設性」分析進行電源管理，確保高品質電源最佳化與驗證，同時保證完整的功耗意識(Power-Aware)流程。這個流程提供模擬、電源控制驗證、全面合成(global synthesis)、功耗意識(Power-Aware)測試、設計實現與sign-off驗證，以及從planning to closure的自動化驗證管理流程。
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3 Y3 G& U/ R9 cCadence Logic Design Team解決方案
Cadence Logic Design Team運用Cadence Encounter®數位IC設計與Incisive®功能驗證平台的整合式、全面性而且同步的作法，讓解決方案容許與RTL設計與同步，實現時程的可預測性。這個獨特解決方案提供邏輯設計團隊從驗證到電源管理、測試到實體設計，以及plan to closure管理以及邏輯signoff解決方案，也代表著整個Cadence市場區隔策略的另一項成就，就是特別為設計團隊提供量身訂製的解決方案。

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全球半導體設計軟體領導廠商新思科技(Synopsys)與全球DRAM主要製造廠商茂德科技(ProMOS)日前共同宣布，茂德已採用Synopsys的Proteus光學近接效應修正(Optical Proximity Correction；OPC)軟體，作為其先進製程技術的生產標準，此解決方案可協助茂德科技在生產記憶體IC時，更有效地控制關鍵尺寸(Critical Dimension)，降低OPC之擁有成本(Cost of Ownership；CoO)，並確保晶片設計的準確率及整體效能。

茂德科技前瞻技術發展中心資深處長趙海軍博士表示，在決定採用Proteus OPC之前，該公司曾針對市場上幾家相關的廠商進行仔細的評估，結果Proteus可以讓高階技術節點(Advanced Technology Node)達到最精確的OPC修正，以及改善Cost of Ownership之顯著成果。Synopsys這項優越的可製造性設計(DFM)設計工具，提供同業間最具彈性與擴充性能的解決方案，有效提升記憶體產品整體的製程效能。
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Synopsys矽晶工程群(Silicon Engineering Group)資深副總裁Wolfgang Fichtner則表示，茂德科技在其製程中選擇採用Proteus OPC，說明了Synopsys在DFM技術上的領導地位，Synopsys將持續致力協助像茂德科技這類業界領先的客戶，讓其產品都可以順利地產出，而不至於浪費投資成本。
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6 l/ u! u! _9 [4 A為了強化Proteus OPC引擎在45奈米及更先進製程技術上的效能，Synopsys最近在此引擎上增設了Dual-domain Simulation (DDS)技術，使用者可根據修正程度的需求，自由選擇是採用Flash-based的模擬(Simulation)，或Field-based Simulation，或者也可以兩者同時採用。同時，Synopsys也正在與量測設備廠商合作，提供精確的蝕刻模型給Proteus的使用者，以便降低蝕刻過程所需的時間。
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4 q+ K$ w& I5 S5 f. u/ W4 u新思科技提供目前業界最完備的DFM解決方案，包含從最初的RTL設計到最終矽晶片的完成，而透過下述系列產品所提供的技術與解決方案，新思的DFM產品協助設計業者處理關鍵的可製造性與良率等問題。這些系列產品包括IC Compiler Physical Design Solution、PrimeYield LCC、PrimeYield CMP、PrimeYield CAA、Hercules Physical Verification Tool、Proteus OPC、CATS Mask Data Preparation Product、SiVL Lithography Verification、Patented PSM Technology，以及專為模擬所推出的Physics-based TCAD套裝軟體。此外，新思科技的製造良率管理(MYM)解決方案可以直接套用晶圓廠的相關製程，讓設計業者即時獲得良率數據與分析能力，以便減少設計過程中所衍生的Random、Systematic或Parametric等方面的缺失。

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適用於條件與規則導向 (constraint and rules-driven) IC封裝設計的 Cadence SiP Digital Layout
強化智原科技的基板 (substrate)設計能力並使整合流程更順暢
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# O6 A, _. t5 l8 Z2007年8月6日台灣新竹訊 – 全球電子設計創新領導廠商Cadence益華電腦與全球頂尖無晶圓廠ASIC和IP公司智原科技(Faraday Technology Corp.)，宣布智原科技已經採用Cadence® system-in-package (SiP)及數位協同設計(Co-design)技術。這項技術強化了智原科技的設計及整合能力，並且使智原科技成為台灣市場上首先具備SiP能力的無晶圓廠設計服務公司。
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/ `0 Q4 Q" w2 o3 P8 `6 p: W當今的IC設計公司都竭盡所能在開發階段初期就將原型建立，以求縮短設計時間。而Cadence SiP及數位協同設計技術在IC設計前期就與Cadence Encounter®數位IC設計平台密切整合，實現與晶片設計團隊及其流程的高度相容性，並且能夠符合IC技術規範。

智原科技SoC發展暨服務處長謝承儒表示：「我們需要的SiP及協同設計，是要可以提供自動化、整合性、可靠性與可重複性的技術，而我們發現Cadence益華電腦的解決方案能符合我們的需求。而當多重高腳數(high-pin-count)晶片整合成單一基板時，SiP數位協同設計技術讓這個流程更順暢，也讓智原得以為客戶提供更周延的ASIC服務。」
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% E2 ^3 A" u6 f4 f: X! lCadence SiP及協同設計技術除提供系統與封裝廠商絕佳價值以外，也讓IC設計服務與無晶圓廠ASIC公司能夠為客戶提供具有”SiP意識”(SiP-aware)的設計。Cadence SiP Digital Layout是完美的條件與規則導向(constraint and rules-driven)封裝基板(substrate)配置環境，支援所有主要的封裝方法，包括PGA、BGA、micro-BGA與chip scale，以及flip-chip與wirebond attach方法。
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: y* ]% O* Q( R0 j0 i2 _8 u$ CCadence益華電腦台灣區總經理張郁禮表示：「與智原科技合作不僅可以展現我們為整個供應鏈提供SiP設計解決方案的能力，也為台灣半導體新一代技術豎立了里程碑。對Encounter使用者而言，可以透過協同設計方法的充分運用，實現從晶片配線規劃到晶片最佳化的流程，進而促成IC與SiP設計團隊的整合。」

關於智原科技
智原科技（ Faraday Technology Corporation ）是亞洲最大的 IC 設計服務公司，全球員工超過 700 人， 2006 年營業額為新台幣 55 億元。智原科技總公司位於新竹科學園區，並於美國、日本、歐洲與中國大陸設有研發、行銷據點。智原科技主要提供矽智財元件 (Silicon IP) 、客戶訂製特殊應用積體電路（ASIC) 及 ASIC 設計方案等服務項目。重要的 IP 產品包括： 32-bit RISC CPU 、 DSP 、 MPEG-4 、 H.264 、 USB 2.0 PHY/Controller 、 USB OTG 、 Serial ATA 、 10/100/1000 Ethernet MAC 、 10/100 fast Ethernet PHYs 、 PCI Express 、 Cell Library 、 Memory Compiler 等數百個週邊數位及混合訊號 IP 。

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聯詠科技(Novatek)採用新思科技(Synopsys)的NanoSim模擬器來提升設計良率
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新思科技(Synopsys, Inc.)近日宣布，聯詠科技(Novatek)採用Synopsys的NanoSim® FastSPICE 模擬器(simulator) -- 其中內建有HSPICE® High-Voltage MOS (HVMOS) device model -- 已成功驗證(verified)數個晶片設計，這項具備晶圓廠認可的(foundry-endorsed) HVMOS model之NanoSim模擬器，協助客戶的設計工程師精確地預測電路行為(circuit behavior) ，有效降低過度設計(over-design)的風險，大幅提升晶片的設計良率(design yield)。

聯詠科技研發副總經理陳聰敏表示，我們相當重視如何提升產品品質與降低成本，所以一直積極尋找能夠達到上述目標的解決方案，而Synopsys這項具HVMOS model的NanoSim模擬器，提供精確而優質的電路驗證結果(circuit verification solution) ，在我們最近的一項晶片設計專案中，它有效地降低必要的設計餘裕(required design margins)達50%，遠優於其他競爭對手所作出的結果，所以我們打算在其他產品線上也採用這項解決方案。

1 Y  V) u( }" H一般而言，設計工程師通常會在晶圓上留充裕的design margin，來確保設計的良率，但這樣一來整顆晶圓可供使用的面積就會相對地減少，所以解決方案如果能有效降低design margin，就可以協助工程師提高晶圓的使用率，同時又能確保設計的良率。

) }& _$ M5 ~) g+ X! S7 G# ?聯詠科技是全球flat panel thin-film transistor (TFT) liquid crystal display (LCD)的driver ICs之領導廠商，而Synopsys這項具HVMOS model的NanoSim模擬器則是LCD driver 執行verification時的最佳方案，HVMOS model可以克服高功率電晶體(high-voltage transistor)常面臨的各種物理作用(physical effects) ，而這類的高功率電晶體技術常應用於平面顯示器與車用電子等領域。由於具有HSPICE model technology，Synopsys的NanoSim模擬器，可以達到真實晶片誤差只有百分之幾的程度。

新思科技Verification 部門的行銷副總George Zafiropoulos 則指出，長久以來NanoSim模擬器一直被視為模擬複雜的IC設計時的業界標準，而我們新創的HVMOS modeling則著重於像flat-panel LCD這類的特定IC應用，NanoSim無疑地可有效協助像Novatek等世界一流的公司，使它們的產品更具競爭力。
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( [) W* t) `1 Z0 t$ WSynopsys的HSPICE simulator與NanoSim simulators 都已包含HVMOS device model，另外在Aurora ™ model parameter extraction tool中也有提供此device model。

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全球半導體設計軟體領導廠商新思科技(Synopsys)近日宣布，全球頂尖的數位影音應用IC供應商揚智科技(ALi)採用Synopsys之IC Compiler解決方案，已成功完成新一代機上盒(Set-Top-Box)晶片之Tapeout，並達到降低設計成本、提升晶片整體功能的目標。

2 l- N7 e. f5 A  `3 N" @由於所涉及之閘數(gates)達數百萬，此項複雜的晶片設計專案需要採用能夠有效整合設計流程，但又儘可能地降低晶片尺寸，且可達到高頻率及避免功率損失的解決方案。IC Compiler在佈局時可有效避免混雜，在晶片使用率(Die Utilization Rate)也有良好的成果，再加上IC Compiler具有簽核(Sign-off Driven)功能，讓客戶顯著地提升整體的設計效能，更快速地達到設計收斂(design closure)。
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& @/ Q9 p% ]8 |. @4 W) y揚智科技發言人王美文表示，在仔細的評估之後，該公司選擇Synopsys的IC Compiler作為解決方案，而結果顯示它確實提升Equivalent Device Area的頻率，以及更快速的回覆時間(Turnaround Time)。未來在揚智其他的設計專案上，也將繼續採用IC Compiler，並與Synopsys保持良好的合作關係，共同推動晶片設計技術的發展。
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以此設計專案為例，包含150個Hard IP(Intellectual Property)，頻率也高達400 MHz，IC Compiler的自動區塊佈局功能，讓此項設計專案達到最佳化的Floorplan，進而達到客戶對於High Silicon Utilization及小型化晶片的要求，而IC Compiler的延伸式實體合成(Extended Physical Synthesis；XPS)技術，使設計者在所有佈局與繞線的各個不同程序中，都可以進行實體合成(Physic Synthesis)，達到400MHz速度上的最佳結果。
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/ N, ]5 k( s2 B( N新思科技Implementation Group資深副總裁Antun Domic指出，愈來愈多的消費性電子晶片設計廠商，選擇採用IC Compiler來達到設計上要求，以提升晶片功能，並儘量將晶片尺寸最小化，IC Compiler可以讓客戶快速達到佈局與繞線的最佳結果，有效地簡化設計週期，讓產品及時上市，並降低設計成本。

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新思科技 (Synopsys, Inc.) 最近推出全新的低功耗設計解決方案 – Synopsys EclypseTM Low Power Solution，可針對系統級(system-level)有低功耗需求之晶片設計開發，提供驗證(verification)、實作(implementation)與簽核(sign-off)、智財(IP)、設計方法(methodologies)，及設計服務(design services)等支援，可說是當前業界最完整的低功耗解決方案。
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& y8 ^6 k8 I* s2 C5 y5 a! s( T在深次微米(deep submicron)的晶片設計過程中，先進的low power design技術如MTCMOS power gating、multi-voltage、dynamic voltage and frequency scaling (DVFS) 等，可以顯著地降低功率耗損(power consumption)，但相對地也讓設計工程師面對比以往更耗時且高風險的驗證(verification)與實作(implementation)。而Synopsys 的EclypseTM Low Power Solution包含各種先進的設計技術、方法、標準(standards)等，可有效簡化設計與驗證過程，協助設計者解決所遭遇的各種功率(power)、面積(area)、速度(speed)、良率(yield)等方面的問題，並且降低設計風險，進而提升整體的產能(productivity)。

EclypseTM Low Power Solution是以Synopsys在低功耗設計超過十年的豐富經驗為基礎，並且包含多項全新的先進技術。例如強化過的clock gating與low power clock-tree synthesis功能，可以在low power設計中達到clock structures 之最佳化處理，並符合嚴格的時程要求。而先進的multi-threshold leakage optimization技術，則可以限制ratio of Vt, options的使用，提供良好的leakage power recovery，降低設計者執行設計時的顧慮。還有自動化的power switch insertion and optimization功能，可以利用IR drop與area constraints等，來有效執行power planning exploration及”what-if” analysis等工作。

- F2 a1 ~- F7 y. JEclypseTM Solution支援業界標準UPF (Unified Power Format)語言(language)，其中包括MVRC� and VCS� with MVSIM�、Discovery� Verification Platform、Design Compiler�、Power Compiler�、IC Compiler�、DFT MAX�、Formality�、PrimeTime�，Discovery� Verification Platform與 Galaxy� Design Platform中之主要技術，還有Innovator�、HSPICE�、HSIM�、NanoSim�、TetraMAX�、PrimeRail�、DesignWare� IP，以及Synopsys專業諮詢服務(professional Services)等等，都已支援UPF語言(UPF-enabled)。此外，EclypseTM Solution也廣泛支援各種設計方法(methodologies) ，包括由Synopsys與ARM合著的”Low Power Methodology Manual (LPMM)”手冊中所涵蓋的方法。
4 c) s0 ^8 ?& @6 V8 d. i. |7 \
+ V* O/ Z; K8 i  X- r2 p6 _' rARM設計技術(Design Technology)總監John Goodenough指出，我們致力於低功耗電子產品的技術開發，而透過與Synopsys的緊密合作，我們在功耗管理(power management)的技術領先群倫，讓設計者得以援用高效能的IP、設計工具、方法等來達到設計目標，就如同在LPMM手冊中所列舉的許多例證所說明的，將Synopsys的EclypseTM Solution與ARM的physical and processor IP整合使用，可以顯著地降低消費性電子產品設計中的功率消耗(power consumption)，大幅提升設計效能。
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2 }( B4 ^! b) _) URenesas Technology Corp.設計技術部門(Design Technology Division)總經理Hisaharu Miwa表示，我們在power domains達20個的複雜晶片設計，採用Synopsys的VCS with MVSIM low power verification solution，結果VCS with MVSIM解決方案可持續而有效地辨別出power management bugs，而驗證(verification)時的turnaround time也提升五到十倍左右，這是其他的解決方案所做不到的，現在VCS with MVSIM已納入Eclypse 解決方案中，我們相信透過採用這項新的解決方案，可以獲得Synopsys更多與功耗議題相關(power-aware)的專業協助。

新思科技Solution Marketing副總裁George Zafiropoulos 指出，EclypseTM Solution可說是目前業界最完整的低功耗解決方案，經過實際的驗證之後，證明它有效地整合了設計工具、IP、方法，與專業諮詢等面向的需求，可有效協助客戶達成高品質的低功耗晶片開發工作。

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新思科技(Synopsys, Inc.)最近推出，符合PCI Express 2.0 (Gen II)基本規格要求(base specification)的新版DesignWare� PHY IP (實體層智慧財產)，成為當前提供PCI Express 2.0 IP解決方案的業者當中，產品線最為完整的廠商，讓晶片設計業者透過單一協力廠商，即可獲得digital controllers, PHY, 與verification IP等已通過矽晶驗證(silicon proven)的PCI Express 2.0 IP解決方案的支援，可有效降低設計風險，而整合5.0 Gbps PCI Express至高效能SoC設計(high performance SoC designs)的成本也可因而降低。
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與PCI Express 1.1 的規格相較，PCI Express 2.0不僅速度從2.5Gbps提升到5.0Gbps，也更為符合頻寬擴增(increased bandwidth)、與資料中心內部互聯(interconnect links in data center)、儲存(storage)、高階繪圖(high-end graphics)，與網路(networking)等應用的需求，而PCI Express 2.0 與PCI Express 1.1及PIPE的規格是相容的，讓設計者在追求晶片高效能表現的同時，還能與現有的設備(devices)保持相互操作(interoperability)的空間。

4 n3 q2 c9 j% {  ^Synopsys DesignWare� PHY IP解決方案的整體功能其實已超越PCI Express 2.0 規格的要求，尤其是在jitter, margin, receive sensitivity等方面的表現，讓設計者可以達成多面向且效能優異的設計，DesignWare� PHY IP解決方案還包括先進內建式diagnostic capabilities與 ATE test vectors等功能，可在生產過程中以同樣速度(at-speed)進行PHY的測試，而由於它是藉由標準的CMOS 數位技術執行，不需要再透過其他的程序來處理，所以很容易便可整合至SoC內部，並確保大量生產時的良率 (high production yields)。
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特許半導體(Chartered Semiconductor) IP Business Development 部門總監 David Steer 表示，Synopsys是IP解決方案的領導者，而其DesignWare� PHY IP解決方案支援Common Platform的技術，讓設計者即使透過不同的晶圓代工廠 (multi foundries)，都可採用單一的GDSII source，來製造出高品質的mixed-signal PHY。
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" W4 H. E' w1 M5 ^/ {IBM的Analog/Mixed Signal & Digital Foundry部門總監Regina Darmoni則指出，我們與Synopsys有眾多的合作案都是採用其 PHY IP解決方案，對其架構(architecture) 、技術與支援都相當滿意，在IBM的65奈米ASIC offerings與Common Platform foundry technology，都有提供PCI Express 2.0的DesignWare PHY，讓我們的客戶能獲得高品質解決方案的支援。
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9 B" q2 R8 v$ w7 B) Y/ O4 sPCI-SIG組織的主席Al Yanes也表示，我們樂於見到Synopsys推出PCI Express DesignWare PHY IP解決方案，Synopsys是PCI-SIG 組織重要的成員，致力協助推動PCI Express技術的演進與擴散，而這項新的解決方案可以協助設計者將最新的規格納入其設計產品中。

' V5 R- F% x5 k9 b+ L7 ^7 ~  f% {新思科技IP暨Services部門資深行銷總監John Koeter指出，在推出PCI Express 2.0之DesignWare PHY IP解決方案後，設計者可以經由單一廠商，即獲得經矽晶驗證(silicon-proven)的IP解決方案，而我們也將持續投入IP技術的發展，以便提供低風險而高品質的解決方案，協助客戶製造更有競爭力的產品。

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加州山景城, 9月30日 /美通社-PR Newswire/ -- 全球領先的半導體設計和製造軟體及知識產權 (IP) 供應商新思科技 (Synopsys, Inc.) null 今天宣佈，三洋半導體公司 (SANYO Semiconductor Co., Ltd.)（以下簡稱「三洋」）已經簽署了一項業務拓展協議，以將新思科技建設成為該公司在整個執行和設計驗證流程服務中的領先 EDA（電子設計自動化）供應商。三洋透過部署新思科技的 Galaxy(TM) 設計和 Discovery(TM) 驗證平臺來提高生產率是此項決策的一個關鍵因素。這種合作關係包括提高新思科技整個產品組合中的工具使用率，其中包括 Galaxy 設計平臺所採用的 Design Compiler(R) 合成、Primetime 時序分析、IC Compiler 佈局和佈線技術，以及用於新思科技 Discovery 驗證平臺類比和數碼驗證的 VCS(R) 和 NanoSim(R) 模擬器。

三洋 LSI H.Q 設計工程中樞部門總經理 Takeshi Ogiwara 表示：「透過擴大我們與新思科技間的長期合作關係，我們正在以重點突出的協同努力來使我們設計流程中的生產力達到最高水準。規範 Galaxy 和 Discovery 平臺將幫助我們應對在打造前沿技術時所遇到的新挑戰。事實上，部署新思科技的領先技術已經幫助三洋成功實現了大量產品設計。」

新思科技董事長兼行政總裁 Aart de Geus 表示：「隨著我們與三洋間的成功合作已拓展至新的高度，我們將側重於優化設計流程速度和生產量以實現最高生產力。這一重要的聯合舉措旨在透過擴大工程生產力和維持三洋的前沿技術地位來增加三洋的營收。」

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新思科技(Synopsys)獲美國在台協會(AIT)表揚
/ Y0 @) d: E1 B4 u5 U肯定新思對台灣半導體產業發展貢獻、與善盡企業公民責任

(台北訊) 台灣新思科技(Synopsys Taiwan)於11月6日獲美國在台協會(American Institute in Taiwan)的表揚，肯定新思科技長久以來對台灣半導體產業發展的貢獻，與在地夥伴共創雙贏，並持續關懷弱勢族群的科學教育，善盡企業公民的責任。
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這項頒獎儀式是在美國在台協會商務組舉行，由美國在台協會頒發美國商務部感謝狀給新思科技大中華區總裁葉瑞斌，經濟部技術處副處長吳明機、美國在台協會商務組組長黃德昌等人均到場觀禮。葉瑞斌表示，雖然近來全球經濟面臨挑戰，但台灣的半導體產業結構完整，成本管理績效良好，因應市場反應快速，仍是相當具有產業發展的優勢。

美國在台協會指出，半導體產業是台灣經濟發展重要的一環，我們很高興見到在台灣半導體產業的發展過程中，來自美國的新思科技能夠扮演重要的合作夥伴，成立研發中心引進創新技術，與台灣半導體產業共同成長，並且發揮企業公民回饋社會的精神，適時贊助偏遠地區小學科學教育，捐贈電腦給弱勢族群使用，表現相當優異。  
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+ d) n) P2 T6 R+ U$ ?- A經濟部技術處表示，新思科技配合政府引進先進技術扶植本地產業發展的政策，自民國93年起即在台灣成立研發中心，至今已累計投入新台幣11億元經費，以實際的行動投資台灣，並計畫導入65與45奈米製程的先進設計軟體技術，協助台灣半導體設計技術的升級，新思科技在台灣的努力與成就令人印象深刻。經濟部技術處樂於見到新思科技獲得美國在台協會的頒獎肯定。

# ]& v9 ^0 S3 @1 F葉瑞斌強調，面對全球經濟環境的變化，新思科技仍將持續投注於技術的創新與研發，而由於多年來持續在創新技術研發的投資，新思科技當前即處在一個相對優勢的有利位置，我們將持續與本地的客戶保持密切合作，除了提供先進的技術之外，並加強協助客戶有效整合資源，共同創造產業發展的契機。

在政府的「晶片系統國家型科技計畫」中，電子設計自動化(Electronic Design Automation,簡稱EDA)人才的培養及產品的開發，被列為優先扶植的項目之一，配合這項政策的執行，新思科技的「台灣研發中心」目前與產學界的合作計畫包括:與工研院系統晶片科技中心合作開發先進製程低功耗設計; 贊助大學教授暑期赴美進修研究，參與Synopsys先進技術研究計畫; 與國家晶片中心合作規劃推出短期設計課程; 並與教育部顧問室DAT聯盟合作，提供暑期工讀名額給國內大學相關系所，讓學生實際應用EDA設計軟體，增進晶片設計的學習與經驗等項目。

而在企業社會責任方面，透過國立台灣科學教育館及台灣亞太發展基金會的協助，新思科技持續贊助偏遠地區學校學生，到台北的科學教育館進行科學學習之旅。此外，新思科技也捐贈電腦給財團法人至善福利基金會、屏東縣大武鄉平和社區、屏東縣海口人社區經營協會，及台南縣德蘭啟智中心等單位，為弱勢族群的電腦學習，善盡企業的棉薄之力。
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[ 本帖最後由 jiming 於 2008-11-7 02:17 PM 編輯 ]

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結合獨特M語言(M-Language)與以模型為基礎(Model-Based)之解決方案  

為通訊及多媒體系統級設計提升10倍以上產能

7 B( E' m& h$ b* c- q( T, P3 g(2009年10月15日，台北訊) 全球半導體設計、製造軟體暨IP領導廠商新思科技(Synopsys)今日發表一款結合M語言(M-Language)與以模型為基礎之合成(model-based synthesis)的解決方案--Synphony高階合成 (Synphony HLS, High Level Synthesis) 解決方案，將為通訊及多媒體應用提供較傳統RTL設計流程(flows)高10倍以上的設計與驗證效能(design and verification productivity)。
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Synphony HLS可為ASIC及FPGA實作(implementation)、架構探究(architecture exploration)及快速原型建造(rapid prototyping) 提供最佳化的暫存器級(RTL)。此外，透過為系統驗證及在虛擬平台上的提前軟體開發(early software development)所設計的C模型，Synphony HLS將可補強以C/C++語言為基礎的設計流程。若再結合新思科技的Design Compiler®、Synplify® Premier、Confirma™、 VCS®、 System Studio及Innovator等產品，Synphony HLS將提供從IC設計演算到晶片製造(algorithm to silicon)全方位的原型建造(prototyping)、實作(implementation)及驗證(verification)流程。

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與傳統的解決方案相較，Synphony HLS提供更加卓越的生產效能，其產品優勢包括:
' m/ f) f/ l' ~+ W
+ H8 [4 @2 Q# y2 Q. |Ÿ提供從M語言到最佳化RTL解決方案的自動化流程
, s+ \, S  @3 y3 l' n& v: YŸ為ASIC及FPGA所設計的RTL架構之合成(synthesis)
* M! o, W2 X" f& TŸ針對初期演算驗證(algorithm validation)的快速原型建造方法論(rapid prototyping methodology)
; n0 h  h7 R/ E7 L) c1 HŸ針對提前軟體開發及快速系統驗證而設計的C模型生成(C-model generation)
Ÿ包含原型建造及ASIC實作等跨流程的整合驗證(unified verification)

7 T4 f' w5 m' vToyon Research 公司程式演算開發工程師Richard Cagley博士表示：「Synphony HLS解決方案將大幅改變FPGA及ASIC 應用於系統驗證及嵌入式軟體開發(embedded software development)的方式。傳統的HLS方法會使得演算設計轉化成FPGA或ASIC晶片(silicon)實作的RTL過程中，消耗大量的硬體工程資源。而Synphony HLS使用MATLAB®處理高階模擬(simulation)及生產編碼(production code)，代表從模擬直接進入硬體分析的時間將只需幾小時或幾天而已，不再像以往需要數月或甚至幾年的時間，如此將大幅提升生產力、時程及品質。」

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從M語言及高階IP到最佳化RTL的自動化流程

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由於能夠在高度抽象(abstraction)的環境中作精準而簡要的行為表述(expression of behavior)，Mathworks公司所開發的MATLAB®環境已被廣泛使用於演算探究(algorithm exploration)及IC設計。在此環境下的M語言模型通常在RTL過程中被重新編碼(re-coded)及重新驗證(re-verified)，並在某些以C/C++語言程式撰寫的案例中，被當作實作及驗證用途。而相較於手動重新編碼(re-coding)流程比較容易出錯，Synphony HLS可直接從高階M語言程式碼及Synphony HLS最佳化IP模型程式庫(IP model library)中，設計出可實作的RTL及C模型。透過獨特的條件限制驅動(constraint-driven)定點(fixed-point)傳遞(propagation)功能，程式設計師可快速地從高階浮點(floating-point)M碼的可合成子集(synthesizable subset)中取得定點模型，接著Synphony HLS引擎將最佳化的RTL架構合成化以達成面積(area)、速度(speed)及功率(power)的目標。Synphony HLS還可以讓程式設計者使用其所偏好的演算模型程式語言，不需要重新編碼及重新驗證模型，即可提前完成系統級(system-level)之確認(validation)及驗證(verification)。

5 A# N' C* d( ^6 }9 Z4 L- c9 E藉由單一模型達成高階合成
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Synphony HLS引擎可為ASIC、FPGA、快速原型建造或虛擬平台等，提供合成最佳化的架構，同時維持實作流程中各個階段的一致性驗證(coherent verification)。針對特定使用對象及架構性限制(architectural constraints)，透過管線技術(pipelining)、排程(scheduling)及結合包括M語言、IP區塊(IP block) ，及所有設計層級(design hierarchy)等跨程式語言及模型限制的最佳化設計，該HLS引擎可提供多層級的自動優化。

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關於Synphony HLS之ASIC設計
* b9 e1 j0 J5 H, o' |6 d6 [Synphony HLS解決方案包含先進的時序評估(timing estimation)功能，可自動利用Design Compiler獲取在既有ASIC技術下，於自動化管線(automatic pipelining)及快速時序收斂(rapid timing closure)等步驟中所需的正確資料。

關於Synphony HLS之FPGA設計
0 K4 ?% g. v+ M! q+ h1 iSynphony HLS具備為各式FPGA系列產品如Actel、Altera、 Lattice 及 Xilinx所設計的先進時序(advanced timing)及特定裝置(device-specific)的最佳化功能，為現今FPGA裝置如硬體乘法器(hardware multipliers)、記憶體、移位暫存器(shift registers)，及其他先進的硬體資源提供最佳化的對應(mapping)功能。

% c5 T, `9 F) g5 o/ S% ^" o; v關於Synphony HLS之快速原型建造設計
! x. ]0 ]  W( [- h# }藉由Synphony HLS及新思科技的Confirma™快速原型建造解決方案，IC設計團隊能大幅縮短設計週期(design cycle)，針對其IC設計快速進行投片前(pre-silicon)之原型建造，並著手於高效能演算驗證(algorithm validation)及軟體開發。

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為提前軟體開發及更快速的系統驗證所設計的C程式輸出(C-Output)
當使用Synphony HLS時，由於C模型的建造是流程開發過程中的自然衍生品(natural byproduct)，因此Synphony HLS可有效補強C/C++語言的實作、驗證及嵌入式軟體開發(embedded software development)等流程。Synphony HLS的定點(fixed-point) ANSI-C模型可廣泛用於的系統模擬環境，及新思科技的Innovator、System Studio、VCS 及 SystemC 等流程的虛擬平台中，因此Synphony HLS可將以C程式語言為主的系統驗證的設計周期大幅提前。

新思科技副總裁暨Synplicity 事業部總經理Gary Meyers表示：「目前市面上還沒有一個自動化的方法，可以產生跨抽象性層級(abstraction levels)的一致性驗證(coherent verification)流程，也沒有可從當前熱門的M程式語言，轉化成具備最佳化輸出的實作流程。然而透過Synphony HLS，我們可以提供一個更為快速且更可靠的系統及軟體驗證途徑。而結合新思科技的系統原型建造(system prototyping)及硬體輔助系統驗證(hardware-assisted verification)等解決方案，程式設計團隊可以更經濟可靠的方式，來設計並驗證複雜的晶片程式及軟體。」

7 I+ \2 P& C: x/ {+ }5 U5 X* U此解決方案包含的套件及上市時程
Synphony HLS解決方案包括M合成技術(M-synthesis technology)、C模型產生(C-model generation)、Synphony HLS高階IP模型程式庫(IP model library)，及為ASIC及FPGA所設計的Synphony HLS 引擎。Synphony HLS目前僅供部分用戶使用，預計2009年底全面上市。

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新思科技(Synopsys)董事長暨執行長Aart de Geus博士 將獲全球半導體聯盟(GSA)頒贈模範領袖獎 以表揚他對半導體產業的貢獻

全球半導體聯盟(Global Semiconductor Alliance，GSA)宣布，新思科技(Synopsys)董事長暨執行長Aart de Geus博士將獲頒「張忠謀模範領袖獎(Dr. Morris Chang Exemplary Leadership Award) 」，該獎項將於2009年12月10日在美國加州聖塔克拉拉市(Santa Clara)所舉行的全球半導體聯盟晚宴上頒發。

全球半導體聯盟(GSA)於1999年起開始成立「模範領袖獎」，該獎項第一屆乃授予台灣積體電路製造公司(TSMC)董事長兼執行長張忠謀博士，而今日「張忠謀模範領袖獎」旨在表揚個人以其願景及全球領導才能、促進整體半導體產業改造與提升之卓越貢獻。

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Aart de Geus博士表示，獲頒GSA第十屆張忠謀領袖獎項實屬殊榮，因為EDA與半導體製造(manufacturing)是確保雙方共同客戶(即IC設計業者)成功的重要支柱，而這些客戶絕大多數是GSA的成員。他強調: 「如同我們累積的專業技術需仰賴其他人協力的創新與執行，我深知個人的專業歷程乃植基於半導體產業先鋒及新思科技全體同仁的才幹及努力之上。我很榮幸能得到這個獎項，而對於能夠在這個令人振奮的產業裡工作並擁有這麼多的機會，我心存感念。」
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& [& p+ l' {% c6 T) x' N自1986年共同創立新思科技以來，Aart de Geus博士帶領新思科技從一家專精於電路合成(synthesis)的公司，成長為電子設計自動化(EDA)的全球領導廠商。而由於身為邏輯模擬(logic simulation)及邏輯合成(logic synthesis)的專家，Aart de Geus博士於1999年獲選為美國電子工程學會會員(Institute of Electrical and Electronics Engineers ，IEEE)。
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Aart de Geus博士在半導體產業的成就為他贏得許多榮耀，其中包括獲頒2001年IEEE電路系統產業領導獎(IEEE Circuits and Systems Society Industrial Pioneer Award)、2007年IEEE羅柏諾伊斯獎章(IEEE Robert N. Noyce Medal)及2008年EDAC/CEDA考夫曼獎(EDAC/CEDA Kaufman award)，並於2002年被美國電子商業雜誌(Electronic Business magazine)評選為年度最佳CEO、以及於2004年被安永公司(Ernst & Young)評為北加州年度最佳IT企業家。此外，Aart de Geus博士於2005年11月被美國電子商業雜誌列為十大最具影響力領袖之一、於2007年11月獲矽谷領導集團(Silicon Valley Leadership Group ，SVLG)授予「矽谷之光終生成就獎(Spirit of the Valley Lifetime Achievement Award) 」，並於2008年10月獲頒菲爾考夫曼獎(Phil Kaufman Award)以表彰其在EDA領域的傑出貢獻。

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Aart de Geus博士積極參與和半導體產業相關的組織，例如擔任矽谷領導團體(Silicon Valley Leadership Group)的董事長、以及身為TechNet、全球半導體聯盟(GSA)及電子設計自動化聯盟(Electronic Design Automation Consortium ，EDAC))等機構的會員。另外，他也熱心投入下一代的科技教育，於1999年創設新思科技拓展基金會(Synopsys Outreach Foundation)，在矽谷推廣科學及數學計算的學習專案。

全球半導體聯盟主席Jodi Shelton表示:「我們董事會成員推選Aart de Geus博士作為2009年度張忠謀模範領袖獎授獎人，我們很興奮能夠頒發這份獎項表揚他非凡的企業願景及產業領導能力。我們肯定他在其早期職場生涯，便致力於推動EDA工具整合以促使整體產業前進。他是一個兼具科技與智慧的創造者，當整體產業面臨極具挑戰的時期，他總是努力不懈地朝著產業所需的概念與方向前進。我們已迫不及待在年度頒獎晚宴上彰顯Aart de Geus博士的成就。」

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(台北訊)   全球半導體設計、驗證、製造軟體暨IP領導廠商新思科技(Synopsys)近日宣布，已與提供通訊網路、電腦週邊及多媒體應用之IC產品領導廠商瑞昱半導體(Realtek Semiconductor Corp) 簽署更緊密的合作協議，並選擇新思科技為瑞昱半導體的首要策略夥伴(Primary EDA Partner)。根據這項新的長期合作協議，瑞昱將針對新思所提供的 Galaxy™實作平台(Galaxy™ Implementation)、 Discovery® 驗證平台(Discovery® Verification)、Confirma™快速原型建造平台(Confirma™ Rapid Prototyping Platforms)，以及DesignWare® IP解決方案和設計諮詢等多項服務，擴大其採用範圍。
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* u- E9 M* D4 q2 P& y, b瑞昱半導體總經理邱順建指出，在規劃晶片設計流程的過程中，我們不會只考量設計工具本身而已，而是會選擇一家和我們一樣、能夠創造差異化系統晶片(differentiated system-on-chip )解決方案的公司，而這也是我們之所以選擇新思科技作為首要策略夥伴的原因。他表示: 「經過與新思科技多年的合作以及廣泛採用該公司所提供的技術，我們得以透過更符合成本效益(cost-efficient)的方式，成功設計出具備高效能(high performance)及節能(energy-efficient)的產品。展望未來，我們將持續善加利用新思科技的領先技術及全球性的支援服務，以促進我們設計效率的提升與加速新產品的開發。」

新思科技總裁暨營運長陳志寬表示: 「創新的晶片級(chip-level)解決方案的研發及問世，需仰賴多重設計領域(multiple design domains)的專業以及對整體系統(entire system)的了解，而瑞昱半導體無疑是業界中能夠達到上述要求的佼佼者。我們很高興新思科技所提供的各項解決方案，能協助瑞昱半導體不論是在晶片級(chip-level)或系統級(system level)的數位設計(digital design)、類比設計(analog)以及RF射頻設計(RF design)等核心能力上，都能夠有所臻進，同時也相信我們這些先進的技術，是鞏固雙方合作關係的基石。」

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Synopsys的DesignWare音訊編解碼IP解決方案已應用於超過1億件裝置中
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" |$ u! R/ w* F+ b* M+ E( Q5 w (台北訊) 全球半導體設計製造軟體暨IP領導廠商新思科技(Synopsys)最近發表其第40項音訊編解碼(audio codec)IP技術，以及已應用於中芯國際 (SMIC) 65奈米製程的DesignWare® 96 dB Hi-Fi 音訊 IP。Synopsys在音訊IP的研發經驗超過12年，可提供IC設計業者支援多達20種不同製程節點(process node)的高品質音訊IP解決方案，不但能滿足180奈米到65奈米等不同製程的需求，且擁有從80 dB 到 103 dB的效能水準。這套獲多國技術支援專家背書，且已應用於超過1億件裝置的矽晶驗證(silicon-proven)音訊IP組合解決方案，可協助IC設計者在SoC設計上降低整合風險、加速上市時程，並達成一次就完成矽晶設計(first-pass silicon success)的目標。
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5 m# ~+ z% R9 z3 H6 X0 Z  j$ H中芯國際設計服務中心副總裁Max Liu表示: 「在SMIC製程技術的開發上，我們一直都有採用新思科技的DesignWare 混合訊號IP，而雙方也維持長期的合作關係。將Synopsys的DesignWare 音訊編解碼技術應用於中芯國際65 LL製程中，讓我們得以協助雙方共同的客戶，將關鍵的音訊功能整合於其SoC的設計中，並得以快速進入量產(volume production)。」
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+ ^* b% f- g. h7 V6 Q3 w( FDesignWare 音訊 IP解決方案為音訊記錄(audio record)及錄放頻道(playback channel)提供全面性的功能組合。記錄頻道的功能包含類比對數位轉換器(analog-to-digital converter，ADC)、音量控制(volume control)、頻道瀘波器(channel filter)、麥克風偏置(microphone biasing)及麥克風揚聲器(microphone amplifier); 而錄放頻道(playback channel)則包含數位對類比轉換器(digital-to-analog converter，DAC)、頻道瀘波器、頻道混合器(channel mixer)、音量控制以及線性驅動器(line-driver)、耳機驅動器(headset driver)及揚聲器驅動器(loud speaker driver)等功能。這些功能能讓IC設計者為那些對於價格及性能較敏感的消費者提供最佳的電子產品音響效果。透過這套能提供高產能率且功能強大之音訊編解碼解決方案，可大量簡化將音訊IP整合進嵌入式設計(embedded designs)所需花費的努力。