關於 合成 指令 clk_latence 的請益

trwh

因為我的電路需要多種clk
' g/ p! Z: |2 c0 }clk比此之間有延遲的關係
$ P  C# q5 b5 |( _3 ^' L1 I7 o& j1 Q例如 clk  clk1  clk2  clk3
8 v! s8 i! d; U1 |, F- |% C這些clk週期等相關設定都一樣的
! V3 D7 l3 s  @0 l/ E3 H唯一不同的是  clk1 比 clk  延遲0.375ns
            clk2 比 clk1 延遲0.375ns  (clk2比 clk 延遲0.75ns)
- c8 U6 w' I) e- |7 J  X. `- ^            clk3 比 clk2 延遲0.375ns  (clk3比 clk 延遲1.125ns)
8 ~5 T; U* d7 m9 z但是我只要一個clk port 接出io pad
* j8 w. c  J7 [5 s! f0 {也就是clk1 clk2 clk3 要由 clk產生
& h) }/ L' W# u3 \因此我在verilog 寫一個 clk generator如下
' i- C$ l% E, ?% [" H
module clk_generator  (clk, clk1, clk2, clk3);  
% [6 d0 x  S9 ?. @. B  input clk ;
4 i  O. I5 `( {# |  output clk1, clk2,  clk3 ;
8 L/ Z; k- i) m. u9 t  buf BUF_0(clk1,clk);
  buf BUF_2(clk2,clk1);
  buf BUF_3(clk3,clk2);
endmodule

再我主要的module中引用如下
& a8 q+ K7 D) R+ f; Y' K! Wmodule s4478( GND, VDD, clk,  G1, G2, G3, G4, G5,OUT1, OUT2, OUT3, OUT4, OUT5, error );
( c1 h( l9 X7 u+ a. M: Q6 Y; G  input GND, VDD, clk, G1, G2, G3, G4, G5;
  output OUT1, OUT2, OUT3, OUT4, OUT5, error;
  wire   clk1, clk2, clk3 ;
.
7 K" S  e# e+ }' P.
clk_generator clk_generator ( .clk(clk), .clk1(clk1), .clk2(clk2), .clk3(clk3) );  
8 \# |1 C/ k5 {0 E# |.
.
) W4 C3 `( s) |! u9 V- M* f: Q5 V6 Q4 eend module
" i( i8 {. B& y! p
design vision 指令 clk部分描述如下

( y$ Q4 |1 o4 K( i' ~5 S% x* jcurrent_design $active_design
create_clock [get_ports clk] -period 4 -waveform {0 2}
set_clock_uncertainty 0.3 [get_ports clk]
* K1 }2 u9 R1 A4 I& pset_clock_transition 0.3 [get_ports clk]
set_fix_hold [get_clocks clk]
set_dont_touch_network [all_clocks]
set_drive [drive_of "CCU90mt1_05V_FBB_0909/INVd1/zn"] [get_ports clk]
create_generated_clock  -name clk1 -source clk -divide_by 1 [get_pins clk_generator/clk1]
set_clock_latency 0.375  [get_pins clk_generator/clk1]
create_generated_clock  -name clk2 -source clk -divide_by 1 [get_pins clk_generator/clk2]
7 ]9 ?9 P/ ]3 k& c. w- r( g# Jset_clock_latency 0.75  [get_pins clk_generator/clk2]
create_generated_clock  -name clk3 -source clk -divide_by 1 [get_pins clk_generator/clk3]
set_clock_latency 1.125 [get_pins clk_generator/clk3]
8 g, i2 Y: O7 C4 y5 l% ]+ N) Q) U
/ k, i9 W0 p9 T' {6 u/ U! G結果我的clk tree只有最原始的clk
clk1 clk2 clk3 都沒長出來
. V; o' U0 |% {4 n8 Y  j- a- f不知是那裡用錯了或遺漏了
或是encounter clk沒設定好
用了很久都用不好
$ x- J3 B( K$ x" S3 `- x9 f只好請教各位
% L/ _# j4 L  l* c9 m9 P; x% }$ l4 }萬分感謝

masonchung

試一下
set_clock_latency -source 0.375  [get_pins clk_generator/clk1]
set_clock_latency -source 0.75  [get_pins clk_generator/clk2]
set_clock_latency -source 1.125  [get_pins clk_generator/clk3]
& j% G7 t3 K! U/ [2 L* {% _
# U4 w9 b- _' ~: N. A* X& Y5 m你的寫法是給下一級的constrain

. T6 M$ `/ h& n有錯請指正