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SOI 產業聯盟致力降低成本並擴展新市場
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台北訊—10月11日—電子產業多家頂尖廠商聯合宣佈成立SOI產業聯盟,期許透過推廣SOI技術的優點,並且降低採用SOI的障礙,以加快擴展絕緣層上覆矽(Silicon-on-Insulator, SOI)技術創新的市場。
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, X! q5 c9 x; q效能與功耗可說是現今整體電子產業的主要考量因素。早期採納的業者憑藉著自己的力量,成功地證明SOI是一種可滿足上述考量的卓越解決方案。然而,當新一波廠商評估是否加入時,則需要成熟、完整,並可立即取得的SOI設計平台及IP方案,以確保他們能擁有透明化的設計平台與低成本的製造方案。SOI聯盟成立的目標便是透過降低採用成本的方式,弭平這些實際的或是想像的鴻溝,使SOI成為整個價值鏈中的最佳典範,並且提供設計範例。 9 r- a5 S+ c& `* ?/ W
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SOI產業聯盟的創始成員橫跨使用者、支援業者、供應商及製造商,包括超微(AMD)、安謀(ARM)、益華電腦(Cadence Design Systems)、法國電子和資訊技術實驗室(CEA-Léti)、特許半導體(Chartered Semiconductor Manufacturing)、飛思卡爾(Freescale Semiconductor)、國際商業機器(IBM)、Innovative Silicon、科磊(KLA-Tencor)、科林研發(Lam Research)、恩智浦(NXP)、三星(Samsung)、Semico、Soitec、SHE Europe、義法半導體(STMicroelectronics)、新思科技(Synopsys)、台積電(TSMC),以及聯電(UMC)。(以上按英文字母順序排列)
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新當選的SOI產業聯盟主席André-Jacques Auberton-Hervé表示:「趁著產業對效能的需求潮流,SOI技術在市場上已擁有相當可觀的進展。而現在,產業注目的焦點更進ㄧ歩擴展至降低功耗。SOI技術一項極為重要的優勢,便是能夠大幅降低耗電量,無論是維持營運資料中心的正常運作,或是手機有足夠電力看完整場球賽。結合使用者及支援廠商,SOI產業聯盟致力於找出並消弭設計鏈中的鴻溝,讓SOI技術成為各個市場中設計業者的最佳選擇之一。」 % x4 }3 B3 T; u) M+ Z# s2 c
" F& R# z B ?: H% [* L& h0 aSOI 產業聯盟將致力於達成以下三個主要目標:
' Z3 R, a. Z% U: D� 確保使用者的需要被準確地接收、瞭解及因應; 7 v* T% Q6 B5 \# P9 F( s7 G8 O
� 加快並促成產業體系間的合作,支援邁入矽元件階段的解決方案;
r1 ?5 t7 q0 ~: v� 向更多電子產業業者推廣SOI的各項利益、技術創新,以及發展潛力。 $ e7 G/ Y$ X$ N8 ?, n3 f# a
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市場分析機構Gartner半導體研究部門副總裁Bryan Lewis表示:「SOI帶來的利益已獲得業界多數重要廠商的認可。同時,其技術發展距離主流市場僅剩臨門一腳。半島體產業鏈中的各個公司,都正加碼投資時間及金錢在SOI技術的進一步發展上,而這些投資將會加速SOI技術針對各種裝置及應用的改良,包括耗電量的降低及效能的提升。」
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聯盟的初期工作焦點,是分享早期採用客戶發展出的最佳策略、推動新的成功設計方案、展示SOI在效能、功耗及密度等方面的優勢。聯盟的董事會成員將於十月份投票選出。 5 S* a% b* `5 x* T: ?5 B
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關於SOI 產業聯盟
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SOI 產業聯盟成立的宗旨在加速絕緣層上覆矽(SOI)技術之創新發展、將版圖擴展至更多市場、推廣SOI技術的各項利益,以及排除業者採用的障礙。SOI產業聯盟的創始成員包括整個電子產業架構中的領導業者,包括:超微(AMD)、安謀(ARM)、Cadence Design Systems、法國電子和資訊技術實驗室(CEA-Léti)、特許半導體(Chartered Semiconductor Manufacturing)、飛思卡爾(Freescale Semiconductor)、國際商業機器(IBM)、Innovative Silicon、科磊(KLA-Tencor)、科林研發(Lam Research)、恩智浦(NXP)、三星(Samsung)、Semico、Soitec、SHE Europe、義法半導體(STMicroelectronics)、新思科技(Synopsys)、台積電(TSMC),以及聯電(UMC)。該聯盟開放電子產業所有企業與機構一同參與。如欲獲得詳細資訊,請瀏覽下列網站:http://www.soiconsortium.org/.。
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SOI Cost of Ownership The impact of SOI on manufacturing costs with respect to die area, technology node and number of mask layers, at the processed wafer level, assuming basic design optimization of the digital logic.*: F* l0 X8 F- z# W: W
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