系統晶片中心邀產、學界合組「超高速I/O ESD保護電路標準工作小組」

chip123

為推動產官學研各界積極參與SoC技術領域相關的國際技術標準組織與會議，以掌握技術標準發展動態，促進台灣SoC技術自主創新能力，進而參與國際技術標準制定，推動台灣產品主導國際經濟市場願景。工研院系統晶片技術發展中心，透過台灣SoC推動聯盟，邀學業界專家學者組成「超高速I/O ESD保護電路標準工作小組」。此小組除規劃及協助台灣廠商加入相關國際標準組織外，並不定期舉辦公開說明會或技術研討會，共同拓展及分享相關技術資訊及成果，以降低技術門檻，縮短前瞻產品開發時程，提升整體產業競爭力。
1 f' W0 |: A& W. q! X/ X4 O+ d8 d
經過一年多針對超高速I/O ESD的專利分析，及保護電路設計及評估準則的研究後，由此領域國際專家柯明道教授，提出板材級元件充電模式(Board Level Charged Device Mode-BLCDM)測試規格標準提議，並於8月29日舉行說明會，邀請奇景光電分享實務上面臨的技術難題，柯教授提出一套量測模型向廠商說明，中華民國靜電放電防護工程學會理事長姜信欽博士，提出該測試規格標準提議之必要性，及可能面臨的難題與來賓進行討論。此測試規格標準說明會吸引近百人參加，包括台積電與聯發科等皆派員參加，並發表專業技術意見與建議。

4 S7 }) ]' n2 o3 v: x與會來賓皆同意，透過該測試規格標準的訂定，可使模組廠在選用積體電路產品時有可靠的依循標準，提升組裝良率並降低成本。然而為製定符合實際產品規格的測試標準，積體電路設計及模組廠商的共同參與為成功的必要條件。相關訊息：http://www.taiwansoc.org/activity/2006/standardESD_951023.htm。

jiming

由產學研專家組成的超高速I/O ESD保護電路標準工作小組，將於2007年11月7日舉行說明會，歡迎學業界先進踴躍參加，並分享在此領域的實際經驗。
' u) a  p( u9 d8 y
一切處理ESD防治的最高指導原則，就是以建立工作環境中各物體間的等電位面為目標，以安全排放靜電為手段，實現預防勝於治療的理想，而能提升工廠良率，降低客退率，更能節省產品的生產成本，達到原料供應者、生產者與使用者多贏的局面。
7 ?; Z. ~1 r8 t. O* y
7 O, _0 J7 O  G  x而當晶片應用於電子產品時，針對電子產品的Board-Level CDM靜電放電耐受度制定統一的測試標準，規範各種電路或機構設計所需的Board-Level CDM靜電放電耐受度，將有助於晶片在設計階段即提出各種不同層次的解決方案，確保該晶片不會在生產或使用過程中，因Board-Level CDM靜電放電而遭受損壞。

如何制定出實用的Board-Level CDM靜電放電測試標準？此議題需考量電子產品的各項現實情況，因此需要產業界與學術研究單位進行詳細討論與意見交流。超高速I/O ESD保護電路標準工作小組，歡迎進一步參與討論相關的解決之道。詳細訊息請連結至活動網頁：http://www.taiwansoc.org/activity/2007/ESD_11_7.htm。