請問任意餘數產生器要如何設計 - [懸賞 RDB 10 元]

masonchung

Verilog " % "餘數運算 無法合成硬體
有人知道可合成的"任意餘數產生器"要如何設計嗎?
5 D1 r& |; K- W. v亦即求 X % Y (Y的值不固定,X ,Y均假設小於128)
0 n6 F/ b( A7 y: E' n
[ 本帖最後由 masonchung 於 2007-1-25 02:42 PM 編輯 ]

tommywgt

如題, 所以使用除法器就行了
% l4 `, H: J  E在fpga的tool都有內建不用錢的lib
: z" g% \) E5 |在dc下可以呼叫design well的除法器
* `) K: g) I6 ]! m4 W/ ^想自己寫的話有二個方法你可以試試看 1)長除法 (就是國小敎的那個除法數學) 2) Radix-4除法器
0 l" t, |# T9 T5 k
! j& {7 V9 t1 I1 ~4 K" b以上的方法我都有試過, 你也可以試試看, 一定可行的, 試完要給RDB哦!

masonchung

恩,我可能沒說明清楚
! D& e) I/ N0 g; M重點是=> 除數(Y)是個不固定長度(每次計算要能調整bit數,可能因外來條件而變)
這樣的(餘數產生器)除法器可以寫的出來嗎
% ^/ U  R. s/ Y! ?1 e$ g5 d
5 `7 I( z# |; m( |9 X$ u  [% {# a[ 本帖最後由 masonchung 於 2007-1-30 10:08 PM 編輯 ]

tommywgt

如題, 我可以再補充多一點:
5 y) ]# _; `1 \9 i! |0 O6 _7 a自己寫的話我還是建議: 1)長除法 (就是國小敎的那個除法數學) 2) Radix-4除法器

2 j% o) {; E. \; K: @0 W在synsizable的code不可能故意寫很大的code等著用, 所以呢, 我這先提出二個方案
& ?. M. f  B  m, P, B1)
9 Y# O  ^# t" V# w- `1 y在verilog下有個東東叫'define
在vhdl中有個東東叫constant的
透過宣告來知道word legth
5 g: F& p4 @% A2 z一定可以的
: n3 k3 O1 M4 D; ^4 w8 Q
" r# \5 u. a" Y7 U2)
在使用這個自己寫的lib時用generic (vhdl)或parameter (verilog)傳入長度, 在code裡就可以判斷了
' n* M4 W. V, v! {$ ~$ h- Q
& l; {) m% X2 @這時for跟while這些不常用的指令就很好用了, 而且一定可以合出真正的硬體的

masonchung

對了請問一下用for 迴圈去做
這樣如果除數(Y)有(7~1)個bit可變化
1 k$ N* |3 r8 c% m3 X9 o是不是會產生7個除法器 (7bits DIV,6bits DIV,...,2bits DIV,1 bit DIV)?
8 E% K" b; p6 d: `; ^$ s% o還是128個除法器?
6 n3 j) S' X! K/ H/ [有無更省gate count的做法呢?

tommywgt

在二進位的長除法其實只有比大小而已
用FOR去比的次數就是你的被除數BIT數(不是除數喔)而不是每一次都產生一個完整的除法器
2 `6 }7 _$ n5 j8 M( q- P4 E, B
0 N* L! W% Z* `* x長除法做出來後你可以試一下RADIX-4除法器, gate count比較小, 速度也比較快...

tommywgt

這個問題還是沒有解決嗎???

masonchung

謝謝 tommywgt 大
我想出長除法的code囉