supply clamp and I/O clamp ESD

ywliaob

Supply clamp ESD need to  consider both holding and trigger voltage
I/O device clamp ESD need to consider only tyigger voltage
" b) _* v8 S7 c1 P& y- M
* c9 o2 @' K" y% G  C. G請問這是為什麼?有誰願意解釋一下
! E( j7 b' O1 ]5 w. x, e6 i7 Q/ Z! f9 B感激不盡

m851055

I/O is trigger signal，Vdd node is constact voltage,so consider holding voltage

ywliaob

謝謝你的解答 總算瞭解囉∼∼
: i8 R( b, ~, `% X2 W再請教一下
假如已經有對VSS與VDD的ESD 保護電路
0 n: I8 e0 y# _6 z9 e還要需power clamp電路嗎???

skyboy

您的意思是否是指,  power pad 已經有保護電路, 是否還需要在一般 I/O Pad
' p/ K, _! `" h  {' b5 K裡做這個 device??
3 k6 P9 C/ ^7 H+ J1 {, k0 ^
/ u+ g3 V& M, L7 V1 v& y% j$ O曾經問過 foundry 的人, 基本上是能放就放, 不然在這個 mode 發生 ESD 時要
; m# Z/ U; _2 l) b7 Z/ ~全部靠 power pad 的 power clamp 線路來釋放 ESD 效果可能不佳...
* O2 Y! j. D% }8 J( k# V3 ^* i可以看一下 design rule 有沒有提到這段, 有些會規定 chip 單邊每一定的長度
' l& e+ H' m) tpower clamp device 的 width 累積要有多長...所以一般是除了 power pad 以外,
5 L* \9 `) y/ e; f5 {一般 I/O pad 能放都會放, 另外因為 floor plan 產生的縫隙也會儘可能塞這種 device..
2 C7 b1 e% @" \# v6 j( }9 k: ~* e/ e
% B9 o. V( F/ R" z6 z寫了一堆, 不知道是不是您要問的問題...

ywliaob

foundry 提供的design rule 　是有規定power line 多長需搭配一個power clamp device
2 |# L1 b& m( X2 ?+ a0 P5 F. v經過你的解釋總算比較清楚~~
& ~; r& D' b" v9 J  D感恩~~

scy8080

原帖由 ywliaob 於 2007-8-28 12:08 PM 發表
foundry 提供的design rule 　是有規定power line 多長需搭配一個power clamp device
經過你的解釋總算比較清楚~~
0 n# u: f2 O7 ~7 R感恩~~

& p* J- u0 ?8 @6 z3 m0 G2 M: I2 ?: L

如果fab没有相关的designrule,经验值是多少？

odim

foundry的guideline基本上是1000um放一個,
. C/ x8 R3 {' D% C. G實際上的概念是任何IO對power clamp的metal 阻值小於3 Ohm,
而更先進的製程進一步規定需小於1 Ohm.

ritafung

請問你們使用哪一種類型的I/O cell設計?

) H/ s3 e+ ~/ |3 t9 `1 R1) Local cell (PDIO + NDIO) + RC trigger clamp
2) Local cell (GDPMOS + GGNMOS) + RC trigger clamp
& Y3 q& L$ A6 p3) Purely GGNMOS

# `) p# `% G+ Q  [For RC trigger clamp, how much RC do you design? My company needs 4KV HBM.

cthsu1

看是哪一家製程
, ~2 a, K7 F6 d! ?RC設計大於 100ns 小於 1us 即可
4kV 的話  NMOS 要化大一些

semico_ljj

原帖由 odim 於 2008-3-20 09:56 PM 發表
foundry的guideline基本上是1000um放一個,
  j" S' c) j: n, R- n實際上的概念是任何IO對power clamp的metal 阻值小於3 Ohm,
6 j. ^1 E2 v5 `/ K9 p而更先進的製程進一步規定需小於1 Ohm.

7 u7 Y, c3 l% B: u: ^
5 T* s' a+ l* [' J9 |这个我也听说过，应该是比较好的经验值！不过power clamp的metal 阻值小於3 Ohm,比较难实现！

semico_ljj

原帖由 cthsu1 於 2008-9-8 11:15 PM 發表
看是哪一家製程
9 ~) l$ Q$ {3 V# ~7 x1 WRC設計大於 100ns 小於 1us 即可
4kV 的話  NMOS 要化大一些

0.5um process的话，到5KV没问题，0。35um以下4kv可能也可以！……………………

ritafung

我現在做的是0.13um,要4kV,而且是multi-power domain,有點困難...
- Y! e9 }9 G# D+ A: E2 ULayout 的要求非常高! 但是永遠實際上是做不到~~~trade-off~~

semico_ljj

0.13um,要4kV?呵呵，有点难，不过论文上说可以到5K∼6K，可以查查看！